基于時鐘偏斜調(diào)度的VLSI時序優(yōu)化方法研究.pdf

1、在數(shù)字集成電路設(shè)計中，時鐘信號的特性和分布網(wǎng)絡(luò)對芯片設(shè)計至關(guān)重要。當(dāng)前的時鐘樹綜合，都以零時鐘偏斜（Zero Clock Skew）為優(yōu)化目標(biāo)，但這種零偏斜的時鐘樹結(jié)構(gòu)并不一定最優(yōu)。本文以非零時鐘偏斜為研究背景，重點分析時鐘偏斜對電路時序和穩(wěn)定性的影響，論文主要研究內(nèi)容可分為以下幾個部分：
　　(1)首先介紹時鐘偏斜產(chǎn)生的原因以及傳統(tǒng)時鐘樹綜合策略對時鐘偏斜的處理方法。對觸發(fā)器電路和鎖存器電路的工作原理和時序特性深入分析，總結(jié)出時

2、鐘偏斜與時鐘周期之間的約束關(guān)系。
　　(2)研究傳統(tǒng)零時鐘偏斜下的時序優(yōu)化方法：流水線（Pipelining）和重定時（Retiming）技術(shù)，分析了這兩種時序優(yōu)化方法的應(yīng)用范圍以及存在的不足，進(jìn)而研究時鐘偏斜調(diào)度（Clock Skew Scheduling）對電路時序所產(chǎn)生的影響。
　　(3)根據(jù)時鐘偏斜對電路時序的優(yōu)化原理，借助IBM CPLEX優(yōu)化軟件，實現(xiàn)了最小時鐘周期的時鐘偏斜調(diào)度方法，完成了對觸發(fā)器電路和鎖存器電

3、路的時序優(yōu)化。選取ISCAS’89基準(zhǔn)電路對優(yōu)化方法進(jìn)行測試，實驗結(jié)果表明，相比傳統(tǒng)的零時鐘偏斜方法，時鐘偏斜調(diào)度所優(yōu)化的觸發(fā)器電路能夠提升約28％的時序性能，對鎖存器電路能夠提升約14%的時序性能。
　　(4)研究了時鐘偏斜調(diào)度對電路穩(wěn)定性的影響，實現(xiàn)了時鐘偏斜調(diào)度的安全域補(bǔ)償法與成本函數(shù)法，并對電路進(jìn)行測試。實驗結(jié)果表明，兩種方法對穩(wěn)定性的改善都以犧牲時序性能作為代價，無法同時優(yōu)化時序和穩(wěn)定性。
　　(5)延時插入方法（