基于并聯(lián)取小時鐘結(jié)構(gòu)的ECL時序電路設(shè)計研究.pdf

1、本文主要討論了三值ECL時序電路的設(shè)計方法，提出了ECL時序電路中一種新型的時鐘結(jié)構(gòu)--并聯(lián)取小時鐘結(jié)構(gòu)，并設(shè)計了基于此種時鐘結(jié)構(gòu)的多種鎖存器及寄存器結(jié)構(gòu)。針對時序電路設(shè)計，提出了采用狀態(tài)寄存器來設(shè)計時序電路的概念。 論文首先講述了ECL電路的工作原理和電路特性，介紹了前人對ECL電路設(shè)計理論所做出的改善，重點介紹了基于限加一取小結(jié)構(gòu)的ECL電路CAD算法，并對該算法進行了補充和完善。 隨后，論文以限加一取小結(jié)構(gòu)的ECL

2、電路CAD算法為基礎(chǔ)，討論了D鎖存器的工作特點，設(shè)計出了具有并聯(lián)取小時鐘結(jié)構(gòu)的D鎖存器。并應(yīng)用這種時鐘結(jié)構(gòu)進行了三值T鎖存器、三值主從型D觸發(fā)器以及二值D鎖存器的設(shè)計，對電路進行了Pspice仿真。并分析了這種結(jié)構(gòu)與傳統(tǒng)串聯(lián)時鐘控制結(jié)構(gòu)的工作原理的不同及優(yōu)勢所在。 接著，論文分析了時序電路組合邏輯和時序電路部分的行為，應(yīng)用狀態(tài)寄存器的概念來設(shè)計電路，說明了時序電路的設(shè)計與具體觸發(fā)器選型無關(guān)，并采用基于并聯(lián)取小時鐘結(jié)構(gòu)的觸發(fā)器模塊