高速數(shù)據(jù)采集卡的信號完整性研究.pdf

1、隨著現(xiàn)代民用、軍用對電子產(chǎn)品性能要求的逐步提高以及電子工業(yè)技術水平的提升，電路不斷朝著更高集成度、更高速的方向發(fā)展。數(shù)據(jù)采集卡需要在更短的時間內(nèi)精確采集模擬信號，因此在設計數(shù)據(jù)采集卡時需要考慮信號完整性問題。
　　 本文基于信號完整性(SI)的電路設計流程，利用Cadence開發(fā)工具設計開發(fā)了高速數(shù)據(jù)采集卡，針對設計電路中的反射、串擾、時序和電源完整性等SI問題進行了分析和研究。論文工作主要有:
　　 1.總結了高速信號

2、問題、傳輸線理論和電源完整性理論，將傳統(tǒng)的電路設計與基于SI的高速電路設計進行了對比，介紹了PCB開發(fā)工具Cadence軟件和在電路設計所需要用的軟件模塊及其之間的關系，并介紹了IBIS模型。
　　 2.設計了以模數(shù)轉換芯片AD9254+FPGAcycloneⅡ系列的EP2C5Q208C8N最小系統(tǒng)為核心的高速數(shù)據(jù)采集卡，可實現(xiàn)的采樣率為100MSPS、采樣精度為14bit。設計了本文所述板卡的各個模塊的原理圖，包括差分輸出模塊

3、、模數(shù)轉換模塊、差分時鐘輸出模塊、電源模塊。
　　 3.根據(jù)功能分區(qū)和信號流向原則，對本文所述板卡進行了布局。對AD9254和EP2C5Q208C8N加載了IBIS模型。首先對AD9254的數(shù)字信號線進行了反射分析，確定利用終端電阻匹配的方案;其次對該數(shù)字信號線進行了串擾分析，根據(jù)布局的空間、芯片引腳的寬度和間隙確定布線寬度和布線間距;再次對其進行了時序分析，給出線長約束條件;最后通過布線后仿真證明上述問題得到了解決。