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1、浙江大學(xué)博士學(xué)位論文RISCDSP處理器的結(jié)構(gòu)、微結(jié)構(gòu)設(shè)計(jì)研究姓名：周莉申請(qǐng)學(xué)位級(jí)別：博士專業(yè)：通信與信息系統(tǒng)指導(dǎo)教師：姚慶棟20040101——一塑堊查蘭堡主蘭垡堡苧AbstractRapiddevelopmentofintegratechiptechnicshasdriventhesystemintoSystemOnChip(soc)ageNovelprocessorarchitectureiswidelystudiedtofulf
2、illtherapidlygrowingdemandofembeddedsystemTraditionalReducedInstructionSetComputer(RISC)andDigitalSignalProcessor(DSP)havedifferentapplicationareasduetotheirdifferentInstructionSetArchitecture(1SA)andmicroarchitectureRIS
3、C／DSPisahybridoftraditionalRISCandDSPprocessor，andismorecapableinembeddedapplicationareawithbothcharacteristicsofRISCandDSETheauthorofthispaperaRendedtheprojectofRISC／DSPprocessordesi即廣—_~∞32，whichisdevelopmentbytheDepar
4、tmentofInformationScienceandElectronicEngineeringinZhejiangUniversityandstudiedthedesignmethodsoflSAandmicroarchitectureMD32ISAisanovelarchitecture，whichfeatureswithbothRISCandDSESingleInstructionMultiData(SLMD)isalsosup
5、poaedinMD32AcharacterizedRISC／DSPmicroarchitectureandunifiedpipelineisdesignedbasedonMD32ISAItisnotonlygoodatexecutingsystemtaskslikeRISCprocessor，butalsoexpeaindigitalsignaiprocessinglikeDSEThismakesMD32morepowerfulinmu
6、ltimediasignalprocessingThemaincontentsandinnovativepointsinthispaperinclude：DefineallinstructioncomponentandpartitionmodelConceptionoforthogonaiinstructionsetispresentedbasedontheinstructioncomponentformulaRelationsbetw
7、eeninstructionorthogonaiityarchitecturecomplexityanddatapathdesignarestudiedISAisdividedintothreepartsaccordingtothedesignconsiderationofMD32RichaddressingandoperationmodesaresupportedinMD32ISARISC／DSPpipelinepartitionru
8、lesaregivenbasedontherelationsbetweeninstructionsetanddatapathdesignAfteranalyzingandcomparingdifferentpartitionrules，MD32pipelinearchitectureisfinallydefmed，whichmeetstherequiredinstructionfunction，frequencyandtimingspe
9、cofMD32AcompletesetofcreativedesignmethodforRISC／DSPMD32microarchitectureispresented，suchasparalleldesigninternalpipeline，centralcontrol，etcThankstotheadoptionofthesedesignmethodologycontrolpathanddatapathareseparated，ci
10、rcuitdelayisreducedandcomplexinstructionoperationsarebalancedamongmultiplepipelinestages≯MD32verificationplatformisalsostudiedinthispaperIvID32verificationisimplementedinbothFPGAhardwareverificationplatformandsoftwarever
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