倒裝芯片錫鉛凸塊良率的提高.pdf

1、當(dāng)前電子封裝已經(jīng)不僅僅象過去那樣充當(dāng)著保護(hù)IC或者將電子訊號傳遞下去起到連接的目的,它將參與決定高功能IC的功能和成本。封裝尺寸也逐漸由晶片尺寸封裝(ChipScalePackage)之形式向晶片直接安裝在電路板的晶圓級封裝(waferLevelChipScalepackage)發(fā)展。而以凸塊和倒裝技術(shù)連接基板和電路的封裝方式可以充分發(fā)揮出高傳輸速度的特性,已經(jīng)成為主流封裝技術(shù)之一。倒裝芯片與底板之間連接點,一般稱為凸塊或凸點,系在晶片

2、上利用蒸鍍,印刷或電鍍的方式制作。而凸塊下起黏附,擴(kuò)散阻擋,潤濕的金屬層被稱作為凸塊下金屬層。凸塊下金屬層因使用不同金屬材料和生產(chǎn)工藝而應(yīng)力各異,最終直接影響測試良率。本文針對實際工程中倒裝芯片錫鉛凸塊良率低下的問題,進(jìn)行一系列的實驗驗證,找出了UBM應(yīng)力問題導(dǎo)致低良率,用Al/NiV/CuUBM取代Ti/NiV/Cu或應(yīng)用RFbias到Ti/NiV/Cu凸塊下金屬層濺鍍工藝過程中均可降低應(yīng)力問題并使制程的CP測試良率得到提升。

3、　　 研究發(fā)現(xiàn)RFbias能夠顯著降低Ti/NiV/CuUBM應(yīng)力,本文NiV沉積過程中使用180W的RFBias,Ti/NiV/Cu應(yīng)力下降為不使用RF的1/3。Ti/NiV/CuStackLayer不使用RFbias的情況下應(yīng)力曲線出現(xiàn)邊緣到中心應(yīng)力分布不均勻的狀況,這也是導(dǎo)致最初試制的三批次在CPmap圖形上顯示出特定圖形分布的原因。Ti/NiV/CuStackLayer使用RFbias后整片晶體薄膜的應(yīng)力曲線比較平緩,差異性不

4、大。這也說明NiV在sputter過程中使用RFbias還能明顯改善晶片薄膜的應(yīng)力均勻性
　　 Ti和Cu在不使用RFBias情況下濺鍍前后應(yīng)力變化很小,而NiV在不使用RFBias情況下濺鍍前后應(yīng)力變化比較大。當(dāng)NiV使用了RFBias后,濺鍍前后應(yīng)力幾乎接近,這不僅僅表現(xiàn)在NiV應(yīng)力曲線上還表現(xiàn)在Ti/NiV/Cu堆疊應(yīng)力曲線上。因此在Ti/NiV/Cu的凸塊下金屬層的應(yīng)力控制集中在NiV上,只需要對NiV力Ⅱ以RFBias

5、。
　　 在同樣條件的生產(chǎn)過程中,應(yīng)用Al/NiV/Cu凸塊下金屬相較Ti/NiV/Cu凸塊下金屬具有更小的應(yīng)力。凸塊制程研發(fā)過程中不僅需要檢查凸塊的表面缺陷良率(2DYield),還需要檢查CP電性測試良率的合格與否。以免在最初試制或小批量生產(chǎn)時候造成不必要的晶片報廢。
　　 凸塊制造過程中通?？刂仆箟K下各金屬層的沉積厚度,凸塊下各金屬層的蝕刻速度,凸塊的高度,凸塊的直徑,凸塊的空洞大小,凸塊的剪切力,回流溫度等等工藝