eda課程設(shè)計(jì)——基于vhdl語(yǔ)言的數(shù)字時(shí)鐘設(shè)計(jì)

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1、　　一、設(shè)計(jì)要求1　　二、設(shè)計(jì)原理及框圖1　　1、設(shè)計(jì)原理1　　2、結(jié)構(gòu)框圖1　　三、設(shè)計(jì)過(guò)程2</b&

2、gt;　　1、模塊化設(shè)計(jì)2　　2、頂層文件生成3　　四、仿真調(diào)試過(guò)程4　　1、各模塊時(shí)序仿真圖4　　2、仿真過(guò)程中遇到的問(wèn)題5　　五、設(shè)計(jì)體

3、會(huì)及收獲5　　一、設(shè)計(jì)要求　　1、穩(wěn)定的顯示時(shí)、分、秒。　　2、當(dāng)電路發(fā)生走時(shí)誤差時(shí)，要求電路有校時(shí)功能。　　3、電路有整點(diǎn)報(bào)時(shí)功能。報(bào)時(shí)聲響為四低一高，最后一響高音正好為整點(diǎn)。<b&

4、gt;　　二、設(shè)計(jì)原理及框圖　　1、設(shè)計(jì)原理　　系統(tǒng)框圖由六個(gè)模塊組成，分別為：秒、分、時(shí)計(jì)數(shù)模塊，整點(diǎn)報(bào)時(shí)模塊，LED動(dòng)態(tài)顯示掃描模塊，調(diào)時(shí)控制模塊組成。其工作原理是:基準(zhǔn)脈沖輸入信號(hào)同時(shí)加到秒、分、時(shí)、分隔符的脈沖輸入端，采用并行計(jì)數(shù)的方式，秒的進(jìn)位接到分的使能端上，秒的使能借到分隔符的使能上

5、，分得接到時(shí)的使能端上，完成秒、分、時(shí)和分隔符的循環(huán)計(jì)數(shù)。整點(diǎn)報(bào)時(shí)是根據(jù)分的A、B輸出同時(shí)為0時(shí)，整點(diǎn)報(bào)時(shí)模塊輸出高電平控制報(bào)時(shí)。LED顯示掃描模塊根據(jù)輸入的掃描信號(hào)CKDSP輪流選通秒、分、時(shí)、分隔符的8位八段數(shù)碼管，LED顯示譯碼器完成計(jì)數(shù)器輸出的BCD的譯碼。　　2、結(jié)構(gòu)框圖　　三、設(shè)計(jì)過(guò)程

6、　　1、模塊化設(shè)計(jì)　?。?）秒計(jì)時(shí)模塊　　秒計(jì)時(shí)模塊由一個(gè)60位計(jì)數(shù)器為主體構(gòu)成，其輸入輸出端口組成為：　　Clk：計(jì)時(shí)時(shí)鐘信號(hào)　　R

7、eset：異步清零信號(hào)　　Setmin：分鐘設(shè)置信號(hào)　　Enmin：使能輸出信號(hào)　　Daout[6:0]：BCD碼輸出　　（2）分計(jì)時(shí)模塊　　分計(jì)時(shí)模塊由一個(gè)60位計(jì)數(shù)器為主體構(gòu)成，其輸入輸出

8、端口組成為：　　Clk、clk1：計(jì)時(shí)時(shí)鐘信號(hào)　　Reset：異步清零信號(hào)　　Sethour：小時(shí)設(shè)置信號(hào)　　Enmin：使能輸出信號(hào)　　Daout[6:0]：BCD碼輸出

9、;　?。?）時(shí)計(jì)時(shí)模塊　　時(shí)計(jì)時(shí)模塊由24位計(jì)數(shù)器為主體構(gòu)成，其輸入輸出端口組成為：　　Clk：計(jì)時(shí)時(shí)鐘信號(hào)　　Reset：異步清零信號(hào)　　Daout[6:0]：BCD碼輸出　?。?）顯示模塊

10、　　系統(tǒng)時(shí)間輸出由六個(gè)七段數(shù)碼管顯示。　　顯示的數(shù)據(jù)是各計(jì)時(shí)模塊給出的　　BCD碼。　?。?）調(diào)時(shí)控制模塊　　該模塊主要用于調(diào)節(jié)時(shí)、分

11、顯示，用于“對(duì)表”。　?。?）整點(diǎn)報(bào)時(shí)模塊　　在時(shí)鐘整點(diǎn)的時(shí)候產(chǎn)生揚(yáng)聲器驅(qū)動(dòng)信號(hào)。由時(shí)鐘計(jì)時(shí)模塊中分鐘的進(jìn)行信號(hào)進(jìn)行控制。當(dāng)contr_en 為高電平時(shí)，將輸入信號(hào)clk 送到輸出端speak 用于驅(qū)動(dòng)揚(yáng)聲器，同時(shí)在clk 的控制下，輸出端lamp[2..0]進(jìn)行循環(huán)移位。輸出控制模塊有揚(yáng)聲器控制器子模塊組成。<

12、;/p>　　2、頂層文件生成　　前面已經(jīng)完成了電子時(shí)鐘電路的各個(gè)組成部分的設(shè)計(jì)，下面把這些組成部分組裝起來(lái)，形成完整的總體設(shè)計(jì)。該電子時(shí)鐘的命名為clock，其外部端口如右圖所示。各個(gè)輸入/ 輸出端口的作用如下： 　?。?） clk 為外部時(shí)鐘信號(hào)，其頻率為1Hz，reset

13、為異步清零信號(hào). 　?。?） sethour 和setmin分別為調(diào)時(shí)調(diào)分脈沖輸入信號(hào) ，當(dāng)en_set為高電平時(shí)，　　每來(lái)一個(gè)sethour 脈沖或setmin脈沖，時(shí)、分輸出將分別加1； 　　（3） second[6...0]為秒的個(gè)位和十位BCD 碼輸出，min[6…0]為分鐘的個(gè)位和十位BCD 碼輸出

14、，hour[6...0]為小時(shí)的個(gè)位和十位BCD 碼輸出，它們最終中用來(lái)驅(qū)動(dòng)七段數(shù)碼管，lamp[2...0]為花樣顯示輸出信號(hào)，speak 為整點(diǎn)報(bào)時(shí)揚(yáng)聲器驅(qū)動(dòng)信號(hào) 　　四、仿真調(diào)試過(guò)程　　1、各模塊時(shí)序仿真圖　?。?）秒計(jì)數(shù)器仿真圖

15、　?。?）分計(jì)數(shù)器仿真圖　　（3）時(shí)計(jì)數(shù)器仿真圖　?。?）整點(diǎn)報(bào)時(shí)仿真圖　　（5）調(diào)時(shí)調(diào)分仿真圖　?。?）LED顯示譯碼仿真圖　　2、仿真過(guò)程中遇到的問(wèn)題　?。?）由于距

16、離學(xué)習(xí)EDA技術(shù)課程的時(shí)間較長(zhǎng)，遺忘了部分課程內(nèi)容，對(duì)仿真軟件不熟悉造成多次仿真失敗。就此問(wèn)題我認(rèn)真復(fù)習(xí)了所學(xué)的EDA相關(guān)課程，按照課本上介紹的步驟重新進(jìn)行了仿真，問(wèn)題得以解決。　?。?）因?yàn)榉抡孢^(guò)程中對(duì)各部分時(shí)序波形應(yīng)采取什么樣的激勵(lì)波形不清楚，給仿真過(guò)程帶來(lái)了較大的麻煩。通過(guò)查閱相關(guān)資料，閱讀網(wǎng)上一些比較成熟的論文，確定了仿真過(guò)程中的相關(guān)參數(shù)。<

17、;b>　　五、設(shè)計(jì)體會(huì)及收獲　　本次課程設(shè)計(jì)我做出的數(shù)字時(shí)鐘能夠正確的進(jìn)行整點(diǎn)報(bào)時(shí)，顯示時(shí)間，但是對(duì)于調(diào)時(shí)調(diào)分功能不能正確顯示。經(jīng)過(guò)努力，簡(jiǎn)易電子時(shí)鐘的設(shè)計(jì)基本上算是完成了，在整個(gè)設(shè)計(jì)中，我最大的體會(huì)就是：對(duì)學(xué)過(guò)的知識(shí)遺忘太多。在本次的課程設(shè)計(jì)中，我發(fā)現(xiàn)了很多問(wèn)題，同時(shí)做起來(lái)也很難不順手，看著簡(jiǎn)單的電路，要?jiǎng)邮职阉O(shè)計(jì)出來(lái)實(shí)非易事，主要原因?qū)ο嚓P(guān)應(yīng)用軟件的不熟悉，這就要

18、求我們?cè)谝院蟮膶W(xué)習(xí)中，應(yīng)該注意復(fù)習(xí)的重要性，對(duì)學(xué)過(guò)的知識(shí)要時(shí)常復(fù)習(xí)，加深記憶，更重要的是我們要學(xué)會(huì)把從書(shū)本上學(xué)到的知識(shí)和實(shí)際電路聯(lián)系起來(lái)，這不論對(duì)我們以后的學(xué)習(xí)還是就業(yè)，都會(huì)起到很大的促進(jìn)和幫助。我相信，通過(guò)這次的課程設(shè)計(jì)，在下一階段的學(xué)習(xí)中我們會(huì)更加努力，力爭(zhēng)把這門課學(xué)好學(xué)精。同時(shí)通過(guò)本次課程設(shè)計(jì)，鞏固了我們以前學(xué)過(guò)的專業(yè)知識(shí)，通過(guò)這次的程序設(shè)計(jì)，使我們對(duì)數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解與認(rèn)識(shí)，同時(shí)對(duì)數(shù)據(jù)庫(kù)軟件ＥＤＡ技術(shù)，ＶＨＤＬ語(yǔ)言

19、等系列知識(shí)都有了一定的了解與認(rèn)識(shí)。使用ＥＤＡ技術(shù)開(kāi)發(fā)頁(yè)面的能力也有了提高，也使我們把理論與實(shí)踐從正真意義上結(jié)合了起來(lái)，考驗(yàn)了我們的動(dòng)手能力和查閱相關(guān)資料的能力，還有組織材料的能力。通過(guò)此次實(shí)踐，我們從中可以找　　附錄　　1、秒計(jì)數(shù)單元代碼&l

20、t;p>　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　ENTITY second IS　　PORT(</p

21、>　　clk,reset,setmin:IN STD_LOGIC;　　enmin:OUT STD_LOGIC;　　daout:out std_logic_vector(6 downto 0));　　END entity second;　　ARC

22、HITECTURE fun OF second IS　　SIGNAL count:STD_LOGIC_VECTOR(6 downto 0);　　SIGNAL enmin_1,enmin_2:STD_LOGIC;　　BEGIN　　dao

23、ut<=count;　　enmin_2<=(setmin and clk);　　enmin<=(enmin_1 or enmin_2);　　process(clk,reset,setmin)　　begin</p

24、>　　if(reset='0') then count<="0000000";　　elsif(clk'event and clk='1')then　　if(count(3 downto 0)="1001")then&l

25、t;p>　　if(count<16#60#)then　　if(count="1011001")then　　enmin_1<='1';count<="0000000";　　else

26、;　　count<=count+7;　　end if;　　else　　count<="0000000";　　end if;&

27、lt;/b>　　elsif(count<16#60#)then　　count<=count+1;　　enmin_1<='0' after 100 ns;　　else<

28、;p>　　end if;　　end if;　　end process;　　end fun ;　　2、分計(jì)數(shù)單元代碼

29、　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　ENTITY minute IS　　PORT(&l

30、t;/b>　　clk,clk1,reset,sethour:IN STD_LOGIC;　　enhour:OUT STD_LOGIC;　　daout:out std_logic_vector(6 downto 0));　　END entity minute;</

31、p>　　ARCHITECTURE fun OF minute IS　　SIGNAL count:STD_LOGIC_VECTOR(6 downto 0);　　SIGNAL enhour_1,enhour_2:STD_LOGIC;　　BEGIN<

32、;/p>　　daout<=count;　　enhour_2<=(sethour and clk1);　　enhour<=(enhour_1 or enhour_2);　　process(clk,reset,sethour)&l

33、t;b>　　begin　　if(reset='0')then　　count<="0000000";　　elsif(clk'event and clk='1')then　　if(co

34、unt(3 downto 0)="1001")then　　if(count<16#60#)then　　if(count="1011001")then　　enhour_1<='1';　　count<=

35、"0000000";　　ELSE　　count<=count+7;　　end if;　　else<p&

36、gt;　　count<="0000000";　　end if;　　elsif(count<16#60#)then　　count<=count+1;　　enhour_1<='0'

37、;after 100 ns;　　else　　count<="0000000";　　end if;　　end if;

38、;　　end process;　　END fun;　　3、時(shí)計(jì)數(shù)單元代碼　　LIBRARY ieee;　　use ieee.std_logic_1164.all;</p

39、>　　use ieee.std_logic_unsigned.all;　　ENTITY hour IS　　PORT(　　clk,reset:IN STD_LOGIC;　　daout:out std_logi

40、c_vector(5 downto 0));　　END entity hour;　　ARCHITECTURE fun OF hour IS　　SIGNAL count:STD_LOGIC_VECTOR(5 downto 0);　　BEGIN</b&

41、gt;　　daout<=count;　　process(clk,reset)　　begin　　if(reset='0')then　　count<="000

42、000";　　elsif(clk'event and clk='1')then　　if (count(3 downto 0)="1001")then　　if(count<=16#23#)then　　count&l

43、t;=count+7;　　else　　count<="000000";　　end if;　　elsif(count<16#23#)then&

44、lt;p>　　count<=count+1;　　else　　count<="000000";　　end if;　　end if;</b

45、>　　end process;　　END fun；　　4、顯示單元代碼　　LIBRARY ieee;　　use ieee.std_logic_116

46、4.all;　　use ieee.std_logic_unsigned.all;　　ENTITY deled IS　　PORT(num:IN std_logic_vector(3 downto 0);　　led:OUT std_logic_vector(6 downto

47、0));　　end deled;　　ARCHITECTURE fun OF deled IS　　BEGIN　　led<="1111110"when num="0000"else</p

48、>　　"0110000"when num="0001"else　　"1101101"when num="0010"else　　"1111001"when num="0011"else&

49、lt;p>　　"0110011"when num="0100"else　　"1011011"when num="0101"else　　"1011111"when num="0110"else

50、;　　"1110000"when num="0111"else　　"1111111"when num="1000"else　　"1111011"when num="1001"else　　&quo

51、t;1110111"when num="1010"else　　"0011111"when num="1011"else　　"1001110"when num="1100"else　　"01111

52、01"when num="1101"else　　"1001111"when num="1110"else　　"1000111"when num="1111";　　END fun;<

53、/b>　　5、調(diào)時(shí)控制單元代碼　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　use ieee.std_log

54、ic_arith.all;　　ENTITY seltime IS　　PORT(　　clk1,reset:IN STD_LOGIC;　　sec,min:IN STD_LOGIC_VECTOR(6 downto 0);

55、　　hour:in std_logic_vector(5 downto 0);　　daout:OUT STD_LOGIC_vector(3 downto 0);　　dp:OUT std_LOGIC;　　sel:out std_logic_vector(2 downto 0));</p&

56、gt;　　END seltime;　　ARCHITECTURE fun OF seltime IS　　SIGNAL count:STD_LOGIC_vector(2 downto 0);　　BEGIN　　sel&

57、lt;=count;　　process(clk1,reset)　　begin　　if(reset='0')then　　count<="000";　　e

58、lsif(clk1'event and clk1='1')then　　if(count>="101")then　　count<="000";　　else　　c

59、ount<=count+1;　　end if;　　end if;　　case count is　　when"000"=>daout<=sec(3 downto

60、 0);dp<='0';　　when"001"=>daout(3)<='0';daout(2 downto 0)<=sec(6 downto 4);dp<='0';　　when"010"=>daout<=min(3 downt

61、o 0);dp<='1';　　when"011"=>daout(3)<='0';daout(2 downto 0)<=min(6 downto 4);dp<='0';　　when"100"=>daout<=hour(3 dow

62、nto 0);dp<='1';　　when others=>daout(3 downto 2)<="00";　　daout(1 downto 0)<=hour(5 downto 4);dp<='0';　　end c

63、ase;　　end process;　　end fun;　　6、整點(diǎn)報(bào)時(shí)單元代碼　　LIBRARY ieee;　　use ieee.std_logic_1164.all;&

64、lt;/p>　　use ieee.std_logic_unsigned.all;　　ENTITY alert IS　　PORT(　　clk:IN STD_LOGIC;　　dain:IN STD_LOGIC_

65、VECTOR (6 DOWNTO 0);　　speak:OUT STD_LOGIC;　　lamp:OUT STD_LOGIC_VECTOR (2 DOWNTO 0));　　END alert;　　ARCHITECTURE fun OF alert IS

66、　　signal coun:std_logic_vector (1 downto 0);　　signal count1:std_logic_vector (1 downto 0);　　BEGIN　　speaker:process(clk)</p&g

67、t;　　begin　　speak<=count1(1);　　if(clk'event and clk='1')then　　if(dain="0000000")then<p&g

68、t;　　if(count1>="10")then　　count1<="00";　　else　　count1<=count1+1;　　end if;</b

69、>　　end if;　　end if;　　end process speaker;　　lamper:process(clk)　　b

70、egin　　if(rising_edge(clk))then　　if(coun<="10")then　　if(coun="00")then　　lamp<="001";</p&

71、gt;　　elsif(coun="01")then　　lamp<="010";　　elsif(coun="10")then　　lamp<="100";<

72、b>　　end if;　　coun<=coun+1;　　else　　coun<="00";　　end if;<

73、;p>　　end if;　　end process lamper;　　END fun;　　7、頂層代碼　　library ieee;

74、　　use ieee.std_logic_1164.all;　　entity clock_top is　　port(clk,reset,setmin,sethour,clkdsp:in std_logic;　　speaker:out std_logic;<p&g

75、t;　　lamp:out std_logic_vector(2 downto 0);　　sel:out std_logic_vector(2 downto 0);　　a,b,c,d,e,f,g,dpout:out std_logic);　　end clock_top;

76、architecture a of clock_top is　　COMPONENT second　　PORT(　　clk,reset,setmin:IN STD_LOGIC;　　daout:out std_logic_vector(6

77、 downto 0);　　enmin:OUT STD_LOGIC);　　END COMPONENT;　　COMPONENT minute　　PORT(　　clk,clk1,reset,seth

78、our:IN STD_LOGIC;　　enhour:OUT STD_LOGIC;　　daout:out std_logic_vector(6 downto 0));　　END COMPONENT;　　COMPONENT hour&

79、lt;b>　　PORT(　　clk,reset:IN STD_LOGIC;　　daout:out std_logic_vector(5 downto 0));　　END COMPONENT;　　COMPONENT alert

80、　　PORT(　　clk:IN STD_LOGIC;　　dain:in std_logic_vector(6 downto 0);　　lamp:out std_logic_vector(2 downto 0);

81、speak:OUT STD_LOGIC);　　END COMPONENT;　　COMPONENT seltime　　PORT(　　clk1,reset:IN STD_LOGIC;　　sec,m

82、in:in std_logic_vector(6 downto 0);　　hour:in std_logic_vector(5 downto 0);　　dp:out std_logic;　　daout:out std_logic_vector(3 downto 0);

83、sel:OUT STD_LOGIC_vector(2 downto 0));　　END COMPONENT;　　COMPONENT deled　　PORT(　　num:IN STD_LOGIC_vector(3 downto 0);&

84、lt;/p>　　led:out std_logic_vector(6 downto 0));　　END COMPONENT;　　signal enmin_re,enhour_re:std_logic;　　signal second_daout,minute_daout:std_logi

85、c_vector(6 downto 0);　　signal hour_daout:std_logic_vector(5 downto 0);　　signal seltime_daout:std_logic_vector(3 downto 0);　　signal ledout:std_logic_vector(6

86、downto 0);　　begin　　a<=ledout(6);b<=ledout(5);c<=ledout(4);d<=ledout(3);　　e<=ledout(2);f<=ledout(1);g<=ledout(0);</

87、p>　　u1: second port map(reset=>reset,　　clk=>clk,　　setmin=>setmin,　　enmin=>enmin_re,　　daout=

88、>second_daout);　　u2:minute port map(clk=>enmin_re,　　clk1=>clk,　　reset=>reset,　　sethour=>sethour,　　en

89、hour=>enhour_re,　　daout=>minute_daout);　　u3:hour port map(clk=>enhour_re,　　reset=>reset,　　daout=>hour_daout);

90、　　u4:alert port map(clk=>clk,　　dain=>minute_daout,　　speak=>speaker,　　lamp=>lamp);　　u5:seltime port map(clk1=>clk

91、dsp,　　reset=>reset,　　sec=>second_daout,　　min=>minute_daout,　　hour=>hour_daout,　　daout=>seltime_daout

92、,　　dp=>dpout,　　sel=>sel);　　u6:deled port map(num =>seltime_daout,　　led=>ledout);　　end a;</b

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