eda畢業(yè)課程設(shè)計(jì)--搶答器

1、<p><b>　　目 錄</b></p><p>　　第一章 EDA技術(shù)簡(jiǎn)介.......................................2 </p><p>　　第二章 搶答器的設(shè)計(jì)要求...................................2</p><p>　　第三章 搶答器的設(shè)

2、計(jì)分析...................................3</p><p>　　第四章 搶答器的搶答鑒別模塊...............................4</p><p>　　4.1搶答鑒別的功能.....................................4</p><p>　　4.2搶答鑒別模塊的源程序.....

3、..........................4</p><p>　　4.3搶答鑒別模塊的時(shí)序仿真圖...........................7</p><p>　　第五章 搶答器的計(jì)時(shí)模塊......................................................................8</p><p>

4、　　5.1計(jì)時(shí)模塊的功能.....................................8</p><p>　　5.2計(jì)時(shí)模塊的源程序...................................8</p><p>　　5.3計(jì)時(shí)模塊的時(shí)序仿真圖...............................11</p><p>　　第六章 搶答器的

5、計(jì)分模塊...................................12</p><p>　　6.1計(jì)分模塊的功能.....................................12</p><p>　　6.2計(jì)分模塊的源程序...................................12</p><p>　　6.3計(jì)分模塊的時(shí)序仿真圖

6、...............................15</p><p>　　第七章 搶答器的譯碼顯示模塊...............................16</p><p>　　7.1譯碼顯示模塊的功能.................................16</p><p>　　7.2譯碼顯示模塊的源程序...........

7、....................16</p><p>　　7.3譯碼顯示模塊的時(shí)序仿真圖...........................17</p><p>　　第八章 搶答器的其他功能模塊...............................18</p><p>　　8.1其他功能模塊的具體信息........................

8、.....18</p><p>　　第九章 搶答器的頂層原理圖設(shè)計(jì).............................19</p><p>　　9.1頂層原理圖的源文件.................................20</p><p>　　9.2頂層設(shè)計(jì)的時(shí)序仿真圖...............................21</

9、p><p>　　第十章 搶答器的硬件測(cè)試...................................22</p><p>　　10.1搶答器的引腳綁定..................................22</p><p>　　10.2搶答器的測(cè)試結(jié)果..................................22</p>

10、<p>　　第十一章 課程設(shè)計(jì)的總結(jié)...................................23</p><p>　　參考文獻(xiàn)...............................................23</p><p>　　第一章 EDA技術(shù)簡(jiǎn)介</p><p>　　隨著電子技術(shù)和計(jì)算機(jī)技術(shù)的飛速發(fā)展，電子線路的設(shè)計(jì)工

11、作也日益顯得重要。經(jīng)過(guò)人工設(shè)計(jì)、制作實(shí)驗(yàn)板、調(diào)試再修改的多次循環(huán)才定型的傳統(tǒng)產(chǎn)品設(shè)計(jì)方法必然被計(jì)算機(jī)輔助設(shè)計(jì)所取代，因?yàn)檫@種費(fèi)時(shí)費(fèi)力又費(fèi)資源的設(shè)計(jì)調(diào)試方法既增加了產(chǎn)品開發(fā)的成本，又受到實(shí)驗(yàn)工作場(chǎng)地及儀器設(shè)備的限制。</p><p>　　為了克服上述困難，加拿大Interactive Image Technologies公司推出的基于Windows 95／98／NT操作系統(tǒng)的EDA軟件（Electronics Wo

12、rkbench“電子工作臺(tái)”，EWB）。他可以將不同類型的電路組合成混合電路進(jìn)行仿真。EWB是用在計(jì)算機(jī)上作為電子線路設(shè)計(jì)模擬和仿真的新的軟件包，是一個(gè)具有很高實(shí)用價(jià)值的計(jì)算機(jī)輔助設(shè)計(jì)工具。目前已在電子工程設(shè)計(jì)等領(lǐng)域得到了廣泛地應(yīng)用。與目前流行的電路仿真軟件相比較，EWB具有界面直觀、操作方便等優(yōu)點(diǎn)。他改變了有些電路仿真軟件輸入電路采用文本方式的不便之處，該軟件在創(chuàng)建電路、選用元器件的測(cè)試儀器等均可以直接從屏幕圖形中選取，而且測(cè)試儀器的

13、圖形與實(shí)物外形基本相似，從而大大提高了電子設(shè)計(jì)工作的效率。</p><p>　　此外，從另一角度來(lái)看，隨著計(jì)算機(jī)技術(shù)和集成電路技術(shù)的發(fā)展，現(xiàn)代電子與電工設(shè)計(jì)，已經(jīng)步入了電子設(shè)計(jì)自動(dòng)化（EDA）的時(shí)代，采用虛擬仿真的手段對(duì)電子產(chǎn)品進(jìn)行前期工作的調(diào)試，已成為一種發(fā)展的必然趨勢(shì)。通過(guò)對(duì)實(shí)際電子線路的仿真分析，從而提高對(duì)電路的分析、設(shè)計(jì)和創(chuàng)新能力。</p><p>　　第二章 搶答器的設(shè)計(jì)要求&l

14、t;/p><p>　　在許多比賽活動(dòng)中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺(tái)搶答器，通過(guò)數(shù)顯、燈光及音響等多種手段指示出第一搶答者。同時(shí)，還可以設(shè)置計(jì)分、犯規(guī)及獎(jiǎng)懲計(jì)錄等多種功能。本設(shè)計(jì)的具體要求是： </p><p>　　(1) 設(shè)計(jì)制作一個(gè)可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕供搶答者使用。</p><p>　　(2) 電路具有第一搶

15、答信號(hào)的鑒別和鎖存功能。</p><p>　　(3) 系統(tǒng)具有計(jì)分電路。 </p><p>　　(4) 系統(tǒng)具有犯規(guī)電路。 </p><p>　　系統(tǒng)設(shè)計(jì)方案：系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕可以用如TA、TB表示；

16、系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口可用如LEDA、LEDB、LEDC、LEDD表示，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。整個(gè)系統(tǒng)至少有三個(gè)主要模塊：搶答鑒別模塊；搶答計(jì)時(shí)模塊；搶答計(jì)分模塊，其他功能模塊（犯規(guī)警告模塊，輸出顯示模塊）。</p><p>　　第三章 搶答器的設(shè)計(jì)分析</p><p>　

17、　按照要求，我們可以將整個(gè)系統(tǒng)分為四個(gè)主要模塊：搶答鑒別模塊；搶答計(jì)時(shí)模塊；搶答計(jì)分模塊；譯碼顯示模塊。對(duì)于需顯示的信息，需要增加或外接譯碼器，進(jìn)行顯示譯碼?？紤]到實(shí)驗(yàn)開發(fā)平臺(tái)提供的輸出顯示資源的限制，我們將組別顯示和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。整個(gè)系統(tǒng)的大致組成框圖如圖2.1所示。</p><p><b>　　圖 2.1</b></p><p&

18、gt;　　第四章 搶答器的搶答鑒別模塊</p><p>　　4.1搶答鑒別模塊的功能</p><p>　　搶答隊(duì)伍共分為四組A,B,C,D。當(dāng)主持人按下START鍵后，四組隊(duì)伍才可以按搶答鍵搶答。搶答成功后表示該組的指示燈見亮起，但在主持人未按下START鍵之前，所有的搶答鍵按下均是無(wú)效的。當(dāng)任意一個(gè)組搶答成功后，其余的組按搶答鍵無(wú)效。搶答鍵為A,B,C,D四個(gè)鍵。</p>

19、<p>　　4.2搶答鑒別模塊的源程序</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity jb is</p><p>　　port(sta:in std_logic;</p><p>　　rst:in

20、 std_logic;</p><p>　　a,b,c,d:in std_logic;</p><p>　　a1,b1,c1,d1:out std_logic;</p><p>　　states: out std_logic_vector(3 downto 0);</p><p>　　start: out std_logic);</p&

21、gt;<p>　　end entity jb;</p><p>　　architecture art of jb is</p><p>　　constant w1: std_logic_vector:="0001";</p><p>　　constant w2: std_logic_vector:="0010";

22、</p><p>　　constant w3: std_logic_vector:="0100";</p><p>　　constant w4: std_logic_vector:="1000";</p><p>　　signal sinor: std_logic;</p><p>　　signal n

23、sinor: std_logic;</p><p>　　signal s_start: std_logic;</p><p><b>　　begin </b></p><p>　　sinor<=a or b or c or d;</p><p>　　nsinor<=not(a or b or c or d);

24、</p><p>　　start<=s_start;</p><p>　　process(sta,nsinor) is</p><p><b>　　begin</b></p><p>　　if (sta='1') then</p><p>　　s_start<='

25、;1';</p><p>　　elsif(nsinor'event and nsinor='1')then</p><p>　　s_start<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p&g

26、t;<p>　　process(rst,sta,sinor,nsinor) is</p><p><b>　　begin</b></p><p>　　if(rst='1' or sta='1' or nsinor='1')then</p><p>　　a1<='0

27、9;;b1<='0';c1<='0';d1<='0';</p><p>　　elsif(sinor'event and sinor='1')then</p><p>　　if(s_start='1')then</p><p>　　if(a='1'

28、)then</p><p>　　a1<='1';b1<='0';c1<='0';d1<='0';</p><p>　　elsif(b='1')then</p><p>　　a1<='0';b1<='1';c1<=&

29、#39;0';d1<='0';</p><p>　　elsif(c='1')then</p><p>　　a1<='0';b1<='0';c1<='1';d1<='0';</p><p>　　elsif(d='1')t

30、hen</p><p>　　a1<='0';b1<='0';c1<='0';d1<='1';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>

31、;<b>　　end if;</b></p><p>　　end process;</p><p>　　process(sinor) is</p><p><b>　　begin</b></p><p>　　if(rst='1')then</p><p>　　

32、states<="0000";</p><p>　　elsif(sinor'event and sinor='1')then</p><p>　　if(s_start='1')then</p><p>　　if(a='1')then</p><p>　　stat

33、es<=w1;</p><p>　　elsif(b='1')then</p><p>　　states<=w2;</p><p>　　elsif(c='1')then</p><p>　　states<=w3;</p><p>　　elsif(d='1'

34、)then</p><p>　　states<=w4;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end proc

35、ess;</p><p>　　end architecture art; </p><p>　　4.3搶答鑒別模塊的時(shí)序仿真圖</p><p><b>　　圖 4.1</b></p><p>　　搶答開始后，A組按下?lián)尨疰I，搶答成功</p><p>　　第五章 搶答器的搶答計(jì)時(shí)模塊 <

36、;/p><p>　　5.1搶答計(jì)時(shí)模塊的功能</p><p>　　主持人宣布搶答成功后，按下EN鍵，選手開始回答，系統(tǒng)開始計(jì)時(shí)。TA和TB鍵選擇計(jì)時(shí)的時(shí)間（TA：9秒，TB：7秒）</p><p>　　5.2 搶答計(jì)時(shí)模塊的源程序</p><p>　　library ieee; </p><p>　　use ieee.s

37、td_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity js is</p><p>　　port(clr,ldn,en,clk:in std_logic;</p><p>　　ta,tb: in std_logic;</

38、p><p>　　qa: out std_logic_vector(3 downto 0);</p><p>　　qb: out std_logic_vector(3 downto 0));</p><p>　　end entity js;</p><p>　　architecture art of js

39、 is</p><p>　　signal da: std_logic_vector(3 downto 0);</p><p>　　signal db: std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　process(ta,clr) is<

40、;/p><p><b>　　begin</b></p><p>　　if(clr='1')then</p><p>　　da<="1001";</p><p>　　elsif(ta'event and ta='1')then</p><p&

41、gt;　　if(ldn='1')then</p><p>　　if(da="0000")then</p><p>　　da<="1001";</p><p><b>　　else</b></p><p><b>　　da<=da-1;</

42、b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(tb

43、,clr) is</p><p><b>　　begin</b></p><p>　　if(clr='1')then</p><p>　　db<="0101";</p><p>　　elsif(tb'event and tb='1')then</p&

44、gt;<p>　　if(ldn='1')then</p><p>　　if db="0000"then</p><p>　　db<="1001";</p><p><b>　　else</b></p><p><b>　　db<=

45、db-1;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　

46、process(clk) is</p><p>　　variable tmpa: std_logic_vector(3 downto 0);</p><p>　　variable tmpb: std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　i

47、f(clr='1')then</p><p>　　tmpa:="0000";</p><p>　　tmpb:="0000";</p><p>　　elsif clk'event and clk='1' then</p><p>　　if en='1'

48、;then</p><p><b>　　tmpa:=da;</b></p><p><b>　　tmpb:=db;</b></p><p>　　elsif tmpa="0000"then</p><p>　　if tmpb="0000"then</p&g

49、t;<p>　　tmpa:="0000";</p><p><b>　　else</b></p><p>　　tmpa:="1001";</p><p><b>　　end if;</b></p><p>　　if tmpb="0000

50、"then</p><p>　　tmpb:="0000";</p><p><b>　　else</b></p><p>　　tmpb:=tmpb-1;</p><p><b>　　end if;</b></p><p><b>　　e

51、lse</b></p><p>　　tmpa:=tmpa-1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　qa<=tmpa;</b></p><p&g

52、t;<b>　　qb<=tmpb;</b></p><p>　　end process;</p><p>　　end architecture art; </p><p>　　5.3搶答計(jì)時(shí)模塊的時(shí)序仿真圖 </p><p><b>　　圖 5.1</b></p>

53、<p>　　按下EN開始答題，回答問(wèn)題時(shí)，選擇TA模式計(jì)時(shí)</p><p>　　第六章 搶答器的計(jì)分模塊</p><p>　　6.1搶答計(jì)分模塊的功能</p><p>　　主持人確認(rèn)選手回答正確后，按下ADD鍵為選手加分。</p><p>　　6.2搶答計(jì)分模塊的源程序 </p><p>　　librar

54、y ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity jf is</p><p>　　port(rst: in std_logic;</p><p>　　add

55、: in std_logic;</p><p>　　chose: in std_logic_vector(3 downto 0);</p><p>　　aa2,aa1,aa0,bb2,bb1,bb0: out std_logic_vector(3 downto 0);</p><p>　　cc2,cc1,cc0,dd2,dd1,dd0: out std_logic_

56、vector(3 downto 0));</p><p>　　end entity jf;</p><p>　　architecture art of jf is</p><p><b>　　begin</b></p><p>　　process(rst,add,chose) is</p><p>

57、;　　variable a2,a1:std_logic_vector(3 downto 0);</p><p>　　variable b2,b1:std_logic_vector(3 downto 0);</p><p>　　variable c2,c1:std_logic_vector(3 downto 0);</p><p>　　variable d2,d1:s

58、td_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　if(rst='1')then</p><p>　　a2:="0001";a1:="0000";</p><p>　　b2:="0

59、001";b1:="0000";</p><p>　　c2:="0001";c1:="0000";</p><p>　　d2:="0001";d1:="0000";</p><p>　　elsif(add'event and add='1&#

60、39;)then</p><p>　　if chose="0001"then</p><p>　　if a1="1001"then</p><p>　　a1:="0000";</p><p>　　if a2="1001"then</p><p&

61、gt;　　a2:="0000";</p><p><b>　　else</b></p><p>　　a2:=a2+'1';</p><p><b>　　end if;</b></p><p><b>　　else</b></p>

62、<p>　　a1:=a1+'1';</p><p><b>　　end if;</b></p><p>　　elsif chose="0010"then</p><p>　　if b1="1001"then</p><p>　　b1:="000

63、0";</p><p>　　if b2="1001"then</p><p>　　b2:="0000";</p><p><b>　　else</b></p><p>　　b2:=b2+'1';</p><p><b>　

64、　end if;</b></p><p><b>　　else</b></p><p>　　b1:=b1+'1';</p><p><b>　　end if;</b></p><p>　　elsif chose="0100"then</p>

65、<p>　　if c1="1001"then</p><p>　　c1:="0000";</p><p>　　if c2="1001"then</p><p>　　c2:="0000";</p><p><b>　　else</b&g

66、t;</p><p>　　c2:=c2+'1';</p><p><b>　　end if;</b></p><p><b>　　else</b></p><p>　　c1:=c1+'1';</p><p><b>　　end if;

67、</b></p><p>　　elsif chose="1000"then</p><p>　　if d1="1001"then</p><p>　　d1:="0000";</p><p>　　if d2="1001"then</p>&

68、lt;p>　　d2:="0000";</p><p><b>　　else</b></p><p>　　d2:=d2+'1';</p><p><b>　　end if;</b></p><p><b>　　else</b></p

69、><p>　　d1:=d1+'1';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　aa2<=a2;aa1

70、<=a1;aa0<="0000";</p><p>　　bb2<=b2;bb1<=b1;bb0<="0000";</p><p>　　cc2<=c2;cc1<=c1;cc0<="0000";</p><p>　　dd2<=d2;dd1<=d1;dd

71、0<="0000";</p><p>　　end process;</p><p>　　end architecture art; </p><p>　　6.3搶答計(jì)分模塊的時(shí)序仿真圖</p><p><b>　　圖 6.1</b></p><p><b>

72、　　A組回答正確，加分</b></p><p>　　第七章 搶答器的譯碼顯示模塊</p><p>　　7.1譯碼顯示模塊的功能</p><p>　　譯碼顯示模塊用于顯示每組選手的分?jǐn)?shù)，計(jì)時(shí)的的時(shí)間等信息。</p><p>　　7.2譯碼顯示模塊的源程序</p><p>　　library ieee;<

73、/p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity ym is</p><p>　　port(in4: in std_logic_vector(3 downto 0);</p><p&

74、gt;　　out7:out std_logic_vector(6 downto 0));</p><p><b>　　end ym;</b></p><p>　　architecture art of ym is</p><p><b>　　begin</b></p><p>　　process(i

75、n4)</p><p><b>　　begin</b></p><p>　　case in4 is</p><p>　　when"0000"=>out7<="";</p><p>　　when"0001"=>out7<="&qu

76、ot;;</p><p>　　when"0010"=>out7<="";</p><p>　　when"0011"=>out7<="";</p><p>　　when"0100"=>out7<="";</p

77、><p>　　when"0101"=>out7<="";</p><p>　　when"0110"=>out7<="";</p><p>　　when"0111"=>out7<="";</p><

78、p>　　when"1000"=>out7<="";</p><p>　　when"1001"=>out7<="";</p><p>　　when others=>out7<="";</p><p><b>　　end

79、 case;</b></p><p>　　end process;</p><p>　　end architecture; </p><p>　　7.3譯碼顯示模塊的時(shí)序仿真圖</p><p><b>　　圖 7.1</b></p><p>　　輸入0001，輸出，在共陰極數(shù)碼

80、管上顯示1</p><p>　　第八章 搶答器的其他功能模塊</p><p>　　其他功能模塊的具體信息</p><p>　　犯規(guī)功能模塊：但主持人未按下START鍵時(shí)，若有選手按搶答鍵，系統(tǒng)報(bào)警。</p><p>　　犯規(guī)功能模塊的源程序：</p><p>　　library ieee;</p><

81、;p>　　use ieee.std_logic_1164.all;</p><p>　　entity fg is</p><p>　　port(a,b,c,d,start:in std_logic;</p><p>　　y:out std_logic);</p><p><b>　　end fg;</b></

82、p><p>　　architecture bhv of fg is</p><p><b>　　begin</b></p><p>　　process(a,b,c,d,start)</p><p><b>　　begin</b></p><p>　　if start='0

83、' then </p><p>　　if (a or b or c or d)='1' then</p><p><b>　　y<='1';</b></p><p><b>　　end if;</b></p><p><b>　　else<

84、;/b></p><p><b>　　y<='0';</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　end architecture; </p><p>　　犯規(guī)功能模

85、塊的時(shí)序仿真圖：</p><p><b>　　圖 8.1</b></p><p>　　B組提前搶答，報(bào)警鈴鳴叫示意</p><p>　　第九章 搶答器的頂層原理圖設(shè)計(jì)</p><p>　　9.1頂層原理圖的源文件</p><p><b>　　圖 9.1</b></p&g

86、t;<p>　　9.2頂層原理圖的時(shí)序仿真圖</p><p><b>　　圖 9.2</b></p><p>　　A組搶答成功，問(wèn)題回答正確，加分</p><p>　　第十章 搶答器的硬件測(cè)試</p><p>　　10.1搶答器的引腳綁定</p><p>　　由于硬件條件的限制，只測(cè)

87、試搶答鑒別功能的檢測(cè)。實(shí)驗(yàn)用的芯片為GWAC3EP1C3TC144采用實(shí)驗(yàn)電路模式6檢測(cè)，引腳綁定如下圖：</p><p><b>　　圖 10.1</b></p><p>　　ZB接共陰極數(shù)碼管，A,B,C,D接按鍵5，6，7，8。</p><p>　　10.2搶答器的測(cè)試結(jié)果</p><p>　　按下5鍵，數(shù)碼管顯示

88、1，即A組搶答成功。</p><p>　　第十一章 課程設(shè)計(jì)的總結(jié)</p><p>　　本次的EDA課程設(shè)計(jì)歷時(shí)三個(gè)星期，時(shí)間雖短，但通過(guò)三個(gè)星期的實(shí)踐，使我對(duì)EDA技術(shù)有了更進(jìn)一步的了解。同時(shí)，大致懂得了一個(gè)課題制作的具體流程和實(shí)施方法。另外，課程設(shè)計(jì)對(duì)QuartusⅡ軟件的使用要求較高，從而使我能較為熟練的運(yùn)用此軟件。在設(shè)計(jì)時(shí)，采用模塊化的設(shè)計(jì)思路使得問(wèn)題變的簡(jiǎn)單明了，大大縮短了時(shí)間，

89、降低了發(fā)生錯(cuò)誤的機(jī)侓，也便于修改和更新。</p><p>　　課程設(shè)計(jì)中，需要找很多資料，在當(dāng)今的信息化環(huán)境中，雖然資料很多，但需要仔細(xì)斟酌才能找到所要的。這次的課程設(shè)計(jì)很好的鍛煉了這種能力。此外，與同學(xué)和老師的交流必不可少，我從中也學(xué)到了不少東西。</p><p>　　課程設(shè)計(jì)是一次很好的鍛煉機(jī)會(huì)，我從中學(xué)的很多知識(shí)對(duì)將來(lái)的學(xué)習(xí)和工作都有很大的幫助，十分感謝學(xué)校能提供這樣一個(gè)機(jī)會(huì)。<

90、;/p><p>　　【1】EDA技術(shù)與VHDL（第2版） 潘 松 黃繼業(yè) 編著 清華大學(xué)出版社.2007</p><p>　　【2】EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) 曹昕燕 周鳳臣 聶春燕 編著 清華大學(xué)出版社. 2006</p><p>　　【3】杭州康芯電子有限公司GW48-PK3實(shí)驗(yàn)系統(tǒng)說(shuō)明書. 杭州康芯電子有限公司.2006