四路電子搶答器eda課程設(shè)計(jì)報(bào)告

1、<p><b>　　EDA技術(shù)</b></p><p><b>　　課程設(shè)計(jì)報(bào)告</b></p><p>　　專 業(yè)： 電子信息工程 </p><p>　　班 級(jí)： 101 </p><p>　　

2、姓 名： XXX </p><p>　　學(xué) 號(hào)： XX </p><p>　　指導(dǎo)教師： </p><p>　　2013年 4 月 22 日</p><p><b>　　一、設(shè)計(jì)題目</b&g

3、t;</p><p><b>　　四路電子搶答器</b></p><p><b>　　二、設(shè)計(jì)目的</b></p><p>　　1.掌握使用VHDL語言設(shè)計(jì)小型數(shù)字電路系統(tǒng)；</p><p>　　2.掌握應(yīng)用QUARTUSⅡ軟件設(shè)計(jì)電路的流程；</p><p>　　3.掌握電

4、子搶答器的設(shè)計(jì)方法。</p><p><b>　　三、設(shè)計(jì)任務(wù)及要求</b></p><p>　　（1）設(shè)計(jì)一個(gè)可以容納四組參賽隊(duì)進(jìn)行比賽的電子搶答器。</p><p>　?。?）具有第一搶答信號(hào)的鑒別和鎖存功能。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。同時(shí)，電路處于自鎖存狀態(tài)，使其他組的搶答器

5、按鈕不起作用。</p><p>　?。?）具有計(jì)時(shí)功能。在初始狀態(tài)時(shí)，主持人可以設(shè)置搶答時(shí)間的初始值。在主持人宣布搶答開始，并給出倒計(jì)時(shí)記數(shù)開始信號(hào)以后，搶答者可以開始搶答。此時(shí)，顯示器從初始值開始倒計(jì)時(shí)，計(jì)到0時(shí)停止計(jì)數(shù)，同時(shí)LED亮起超時(shí)警報(bào)信號(hào)，并反饋到鎖存模塊進(jìn)行鎖存，使得參賽者不能進(jìn)行搶答。若參賽者在規(guī)定的時(shí)間內(nèi)搶答，則計(jì)數(shù)模塊自動(dòng)終止計(jì)數(shù)。</p><p>　?。?）具有計(jì)分功

6、能。在初始狀態(tài)時(shí)，主持人可以給每組設(shè)置初始分值。每組搶答完畢后，由主持人進(jìn)行打分，答對(duì)一次加1分。</p><p><b>　　四、設(shè)計(jì)思路：</b></p><p>　　系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)允許搶答信號(hào)STA，系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端CLR，加分按鈕端ADD；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信

7、號(hào)輸出口可用如LED_A、LED_B、LED_C、LED_D表示，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)，搶答成功組別顯示的控制信號(hào)，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)。整個(gè)系統(tǒng)至少有四個(gè)主要模塊：搶答鑒別模塊；搶答計(jì)時(shí)模塊；搶答計(jì)分模塊；分頻模塊。</p><p><b>　　系統(tǒng)組成框圖</b></p><p><b>　　五、各模塊設(shè)計(jì)</b><

8、;/p><p>　?。ㄒ唬尨痂b別和鎖存模塊</p><p>　　搶答隊(duì)伍共分為四組A,B,C,D。當(dāng)主持人按下STA鍵同時(shí)R輸入低電平時(shí)，對(duì)應(yīng)的START指示燈亮，同時(shí)EN端輸出高電平，這時(shí)四組隊(duì)伍才可以進(jìn)行搶答，即搶答信號(hào)A,B,C,D輸入電路中后，通過判斷是哪個(gè)信號(hào)最先為‘1’得出搶答成功的組別1，2，3或4組，然后將組別號(hào)輸出到相應(yīng)端A1,B1,C1,D1,此時(shí)START指示燈滅掉同時(shí)

9、EN端輸出低電平，并將組別序號(hào)換算為四位二進(jìn)制信號(hào)輸出到STATES[3..0]端鎖存，等待輸出到計(jì)分和顯示單元。一旦R輸入高電平，則把“0000”輸出到STATES[3..0]端鎖存，同時(shí)四組隊(duì)伍無法進(jìn)行搶答。其模塊如下：</p><p><b>　　搶答鑒別及鎖存模塊</b></p><p>　　1.搶答鑒別及鎖存源程序：</p><p>

10、　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity qdjb_sc is</p><p>　　port(STA,RST:in std_logic;</p>

11、<p>　　A,B,C,D,R:in std_logic;</p><p>　　A1,B1,C1,D1,START:out std_logic;</p><p>　　EN : out std_logic;</p><p>　　STATES:out std_logic_vector(3 downto 0));</p><p>　　

12、end qdjb_sc;</p><p>　　architecture one of qdjb_sc is</p><p>　　signal abc:std_logic_vector(4 downto 0); </p><p>　　signal tmp:std_logic;</p><p><b>　　begin</b&g

13、t;</p><p>　　abc<=R&A&B&C&D;</p><p>　　process(abc,RST,tmp)</p><p><b>　　begin</b></p><p>　　IF RST='1' then </p><p>　　

14、tmp<='0'; A1<='0'; B1<='0'; C1<='0'; D1<='0';START<='0';EN<='0';STATES<="0000";</p><p>　　end if; </p>&l

15、t;p>　　if STA='1' then</p><p><b>　　tmp<='1';</b></p><p><b>　　EN<='1';</b></p><p>　　START<='1'; </p>

16、;<p><b>　　end if;</b></p><p>　　if tmp='1' then </p><p>　　CASE abc IS</p><p>　　when "01000" => A1<='1'; B1&l

17、t;='0'; C1<='0'; D1<='0'; STATES<="0001"; tmp<='0'; EN<='0';START<='0'; </p><p>　　when "00100" => A1<='0';

18、 B1<='1'; C1<='0'; D1<='0'; STATES<="0010"; tmp<='0'; EN<='0';START<='0'; </p><p>　　when "00010" => A1<='0&#

19、39;; B1<='0'; C1<='1'; D1<='0'; STATES<="0011"; tmp<='0'; EN<='0';START<='0'; </p><p>　　when "00001" => A1<=

20、9;0'; B1<='0'; C1<='0'; D1<='1'; STATES<="0100"; tmp<='0'; EN<='0';START<='0'; </p><p>　　when "10000" => A1<

21、;='0'; B1<='0'; C1<='0'; D1<='0'; STATES<="0000"; tmp<='0'; EN<='0';START<='0';</p><p>　　when others => A1<='

22、0'; B1<='0'; C1<='0'; D1<='0'; STATES<="0000"; tmp<='1';</p><p>　　END CASE; </p><p><b>　　END IF;</b></p>

23、<p>　　end process;</p><p><b>　　end one;</b></p><p><b>　　2波形仿真：</b></p><p><b>　　仿真圖說明：</b></p><p>　　第一階段，在RST、STA輸入高電平后，START、EN

24、輸出高電平，系統(tǒng)可以進(jìn)行搶答。然后B最先搶答，所以B1輸出高電平，同時(shí)START、EN改為輸出低電平，STATES[3..0]被鎖存為“0010”。</p><p>　　第二階段，當(dāng)RST輸入高電平，所有輸出端復(fù)位，然后C進(jìn)行了搶答，但輸出端沒有作出響應(yīng)。當(dāng)STA輸入高電平，START、EN輸出高電平，系統(tǒng)可以搶答，之后R輸入高電平，此時(shí)START、EN改為輸出低電平，系統(tǒng)被鎖，無法再進(jìn)行搶答，所有輸出端輸出低電

25、平，STATES[3..0]被鎖存為“0000”。</p><p>　　第三階段，當(dāng)RST輸入高電平，所有輸出端復(fù)位，當(dāng)STA輸入高電平，START、EN輸出高電平，A最先搶答，A1輸出高電平，同時(shí)START、EN改為輸出低電平，STATES[3..0]被鎖存為“0001”。</p><p><b>　?。ǘ┯?jì)分模塊</b></p><p>

26、　　在計(jì)分器電路的設(shè)計(jì)中，按照一般的設(shè)計(jì)原則，按一定數(shù)進(jìn)制進(jìn)行加減即可，但是隨著計(jì)數(shù)數(shù)目的增加，但由于實(shí)驗(yàn)板上數(shù)碼管數(shù)目的限制在，每組都猜用十進(jìn)制數(shù)計(jì)分，這種電路連線簡單方便。</p><p>　　clr為復(fù)位端，將計(jì)分起始分?jǐn)?shù)設(shè)為0。CHOS[3..0]端功能是鎖存已搶答成功的組別序號(hào)，當(dāng)接加分按鈕ADD后，將給CHOS[3..0]所存的組別加分。每按一次加1分，每組的分?jǐn)?shù)將在對(duì)應(yīng)的數(shù)碼管上顯示。其模塊如下：&

27、lt;/p><p><b>　　計(jì)分模塊</b></p><p>　　1.計(jì)分模塊源程序：</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;

28、</p><p>　　entity jf is</p><p>　　port(clr: in std_logic;</p><p>　　add: in std_logic;</p><p>　　chose: in std_logic_vector(3 downto 0);</p><p>　　aa,bb: out st

29、d_logic_vector(3 downto 0);</p><p>　　cc,dd: out std_logic_vector(3 downto 0));</p><p><b>　　end jf;</b></p><p>　　architecture two of jf is</p><p><b>　　

30、begin</b></p><p>　　p1: process(add,chose) is</p><p>　　variable a2:std_logic_vector(3 downto 0);</p><p>　　variable b2:std_logic_vector(3 downto 0);</p><p>　　variab

31、le c2:std_logic_vector(3 downto 0);</p><p>　　variable d2:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　if(clr='1')then</p><p>　　a2:=&

32、quot;0000";</p><p>　　b2:="0000";</p><p>　　c2:="0000";</p><p>　　d2:="0000";</p><p>　　elsif(add'event and add='1')then</

33、p><p>　　if chose="0001"then</p><p>　　if a2="1001"then</p><p>　　a2:="0000";</p><p><b>　　else</b></p><p>　　a2:=a2+'

34、;1';</p><p><b>　　end if;</b></p><p>　　elsif chose="0010" then</p><p>　　if b2="1001" then</p><p>　　b2:="0000";</p>&

35、lt;p><b>　　else</b></p><p>　　b2:=b2+'1';</p><p><b>　　end if;</b></p><p>　　elsif chose="0011"then</p><p>　　if c2="1001&q

36、uot;then</p><p>　　c2:="0000";</p><p><b>　　else</b></p><p>　　c2:=c2+'1';</p><p><b>　　end if;</b></p><p>　　elsif ch

37、ose="0100"then</p><p>　　if d2="1001"then</p><p>　　d2:="0000";</p><p><b>　　else</b></p><p>　　d2:=d2+'1';</p><

38、;p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　aa<=a2;</b></p><p><b>　　bb&l

39、t;=b2;</b></p><p><b>　　cc<=c2;</b></p><p><b>　　dd<=d2;</b></p><p>　　end process;</p><p><b>　　end two;</b></p><

40、;p><b>　　2.波形仿真：</b></p><p><b>　　仿真圖說明：</b></p><p>　　第一階段，clr輸入高電平，aa，bb，cc，dd均被賦為“0000”。當(dāng)chose輸入為“0001”，add輸入高電平時(shí)，aa+1，改為“0001”；當(dāng)chose輸入為“0010”，add輸入高電平時(shí)，bb+1，改為“0001”

41、；當(dāng)chose再次輸入“0001”，add輸入高電平時(shí)，aa+1，改為“0010”。</p><p>　　第二階段，clr輸入高電平，aa，bb，cc，dd均被復(fù)位，賦為“0000”。當(dāng)chose輸入為“0011”，add輸入高電平時(shí)，cc+1，改為“0001”；當(dāng)chose輸入為“0100”，add輸入高電平時(shí)，dd+1，改為“0001”；當(dāng)chose再次輸入“0100”，add輸入高電平時(shí)，dd+1，改為“0

42、010”。</p><p><b>　?。ㄈ┯?jì)時(shí)模塊</b></p><p>　　本系統(tǒng)中的計(jì)時(shí)器電路既有計(jì)時(shí)初始值的預(yù)置功能，又有減計(jì)數(shù)功能，功能比較齊全。其中將初始值設(shè)置為5秒，clk為時(shí)鐘信號(hào)，en端為高電平后開始計(jì)時(shí)，rst為復(fù)位端，操作簡潔。其模塊如下：</p><p><b>　　計(jì)時(shí)模塊</b></p

43、><p>　　1.計(jì)時(shí)模塊源程序：</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity cnt is</p><

44、;p>　　port(clk,en,rst:in std_logic;</p><p>　　ring:out std_logic;</p><p>　　data:out std_logic_vector(3 downto 0));</p><p><b>　　end cnt;</b></p><p>　　archit

45、ecture bhv of cnt is</p><p>　　signal a:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　process(clk)</p><p><b>　　begin</b></p>

46、<p>　　if rst='1' then</p><p>　　a<="0101";ring<='0';</p><p>　　elsif clk'event and clk='1' then</p><p>　　if en='1' then</

47、p><p>　　a<="0101"; a<=a-1;</p><p>　　if a="0000" then</p><p>　　a<="0000";ring<='1';</p><p><b>　　end if;</b>&l

48、t;/p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　data<=a;</b></p><p><b>　　end

49、bhv;</b></p><p><b>　　2.波形仿真：</b></p><p><b>　　仿真圖說明：</b></p><p>　　第一階段，rst輸入高電平，data輸出“0101”，ring輸出低電平。當(dāng)en持續(xù)輸入高電平時(shí)，每遇到clk的上升沿，data-1。當(dāng)data為“0000”時(shí)，en仍然輸

50、入高電平，則ring輸出高電平。</p><p>　　第二階段，rst輸入高電平，data輸出“0101”，ring復(fù)位輸出低電平。當(dāng)en持續(xù)輸入高電平時(shí)，每遇到clk的上升沿，data-1。當(dāng)data為“0011”時(shí)，en中斷輸入高電平，則ring仍然輸出高電平。</p><p><b>　?。ㄋ模┓诸l模塊</b></p><p>　　該模塊

51、主要是將頻率為20MHz的時(shí)鐘信號(hào)分頻成1Hz。其模塊如下： </p><p><b>　　分頻模塊</b></p><p>　　1.分頻模塊源程序：</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;<

52、;/p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity clk_1s is</p><p>　　port(clk:in std_logic;--50M in</p><p>　　clk_fp:out std_logic);</p><p>　　end clk_

53、1s;</p><p>　　architecture bhv of clk_1s is</p><p>　　signal cnt:std_logic_vector(27 downto 0);</p><p><b>　　begin</b></p><p>　　process(clk)</p><p&g

54、t;<b>　　begin</b></p><p>　　if clk'event and clk='1' then</p><p>　　cnt<=cnt+1;clk_fp<='0';</p><p>　　if cnt=x"1312d00" then</p>&

55、lt;p>　　cnt<=x"0000000";</p><p>　　clk_fp<='1';</p><p>　　else clk_fp<='0';</p><p><b>　　end if;</b></p><p><b>　　end

56、 if;</b></p><p>　　end process;</p><p><b>　　end bhv;</b></p><p><b>　　2.波形仿真：</b></p><p><b>　　仿真圖說明：</b></p><p>　　由

57、于在時(shí)鐘信號(hào)為20MHz的情況下，遇到20M次上升沿，clk_fp端口才輸出一次矩形波。因此仿真器難以進(jìn)行仿真，就此沒有仿真出真實(shí)結(jié)果。</p><p>　　（五）搶答器的頂層原理圖設(shè)計(jì)</p><p><b>　　1.頂層原理圖：</b></p><p>　　2.搶答器整體系統(tǒng)仿真：</p><p><b>

58、　　仿真圖說明：</b></p><p>　　由于如果仿真時(shí)長超過1S進(jìn)行仿真的話，QUARTUSⅡ軟件難以進(jìn)行仿真，因此把仿真時(shí)間按比例縮小1/1000000，即計(jì)時(shí)從1uS開始倒計(jì)時(shí)。</p><p>　　上兩幅圖為整體系統(tǒng)仿真圖，由于受電腦屏幕的限制，使得分開兩部分截取。</p><p>　　clkin始終輸入20MHz的時(shí)鐘信號(hào)。</p&g

59、t;<p>　　第一階段，當(dāng)clrin輸入高電平時(shí)，aaout、bbout、ccout、ddout均被賦值為“0000”，當(dāng)rstin輸入高電平， STAout被復(fù)位為“0000” ，dataout被復(fù)位為“0101”。當(dāng)stain輸入高電平時(shí)，START輸出高電平，對(duì)應(yīng)LED燈亮，系統(tǒng)開始搶答，同計(jì)時(shí)器從“0101”開始倒計(jì)時(shí)，每隔1uS減一，dataout每隔1uS更改為計(jì)時(shí)器對(duì)應(yīng)數(shù)字（但由于從開始搶答到搶答成功時(shí)間過

60、短，倒計(jì)時(shí)功能并沒有體現(xiàn)出來）。cin最先輸入高電平，所以C組先搶答。同時(shí)START改為輸出低電平，對(duì)應(yīng)LED燈熄滅，STAout被鎖存為“0011” ，計(jì)時(shí)器停止計(jì)時(shí)。然后addin輸入高電平，C組得一分，所以ccout進(jìn)行+1處理，被鎖存為“0001”，C組成績?yōu)?分。</p><p>　　第二階段，當(dāng)rstin輸入高電平，STAout被復(fù)位為“0000” ，dataout被復(fù)位為“0101”。當(dāng)stain輸

61、入高電平，START輸出高電平，對(duì)應(yīng)LED燈亮，系統(tǒng)開始搶答，同計(jì)時(shí)器從“0101”開始倒計(jì)時(shí)，每隔1uS減一，dataout每隔1uS更改為計(jì)時(shí)器對(duì)應(yīng)數(shù)字（但由于從開始搶答到搶答成功時(shí)間過短，倒計(jì)時(shí)功能并沒有體現(xiàn)出來）。bin最先輸入高電平，所以B組先搶答。同時(shí)START改為輸出低電平，對(duì)應(yīng)LED燈熄滅，STAout被鎖存為“0010” ，計(jì)時(shí)器停止計(jì)時(shí)。然后addin輸入高電平，B組得一分，所以bbout進(jìn)行+1處理，被鎖存為“00

62、01”，B組成績?yōu)?分。</p><p>　　第三階段，當(dāng)rstin輸入高電平，STAout被復(fù)位為“0000” ，dataout被復(fù)位為“0101”。當(dāng)stain輸入高電平，START輸出高電平，對(duì)應(yīng)LED燈亮，系統(tǒng)開始搶答，同計(jì)時(shí)器從“0101”開始倒計(jì)時(shí)，每隔1uS減一，dataout每隔1uS更改為計(jì)時(shí)器對(duì)應(yīng)數(shù)字（但由于從開始搶答到搶答成功時(shí)間過短，倒計(jì)時(shí)功能并沒有體現(xiàn)出來）。cin最先輸入高電平，所以C

63、組先搶答。同時(shí)START改為輸出低電平，對(duì)應(yīng)LED燈熄滅，STAout被鎖存為“0011” ，計(jì)時(shí)器停止計(jì)時(shí)。然后addin輸入高電平，C組得一分，所以ccout進(jìn)行+1處理，被鎖存為“0010”，C組成績?yōu)?分。</p><p>　　第四階段，當(dāng)rstin輸入高電平，STAout被復(fù)位為“0000”，dataout被復(fù)位為“0101”。當(dāng)stain輸入高電平，START輸出高電平，對(duì)應(yīng)LED燈亮，系統(tǒng)開始搶答，

64、同計(jì)時(shí)器從“0101”開始倒計(jì)時(shí)，每隔1uS減一，dataout每隔1uS更改為計(jì)時(shí)器對(duì)應(yīng)數(shù)字。當(dāng)5uS過后，計(jì)時(shí)器減為“0000”，同時(shí)dataout更改為“0000”，ringout輸出高電平，對(duì)應(yīng)LED亮起作為搶答超時(shí)警報(bào)。此時(shí)搶答器被鎖，無法進(jìn)行搶答。</p><p>　　第五階段，當(dāng)rstin輸入高電平，STAout被復(fù)位為“0000”，dataout被復(fù)位為“0101”。當(dāng)clrin輸入高電平時(shí)，aa

65、out、bbout、ccout、ddout均被賦值為“0000”。</p><p><b>　　六、設(shè)計(jì)總結(jié)</b></p><p>　　通過對(duì)Quartus軟件仿真，證明了本產(chǎn)品在實(shí)際運(yùn)用中的正確性，完全可以實(shí)現(xiàn)預(yù)期任務(wù)的要求，在有一組信號(hào)搶答成功后數(shù)碼管顯示相應(yīng)的組別。且計(jì)分器在實(shí)現(xiàn)計(jì)分功能時(shí)能夠準(zhǔn)確記錄每組的成績并將分?jǐn)?shù)通過對(duì)應(yīng)的數(shù)碼管呈一位數(shù)顯示，計(jì)時(shí)器在按下

66、搶答開始按鈕后同時(shí)從5秒倒計(jì)時(shí)并通過譯碼器實(shí)時(shí)顯示計(jì)時(shí)結(jié)果。如果在5秒時(shí)間內(nèi)無人搶答，系統(tǒng)將發(fā)出警報(bào)，由小燈顯示。</p><p>　　但是該設(shè)計(jì)仍有需要改進(jìn)的地方：</p><p>　　1.在搶答鑒別模塊中，只有當(dāng)主持人按下?lián)尨鹦盘?hào)時(shí)，各小組才能開始搶答，并顯示組號(hào)及對(duì)應(yīng)的小燈。而當(dāng)主持人沒有按下?lián)尨鹦盘?hào)時(shí)，各組進(jìn)行搶答，但系統(tǒng)沒有顯示偷步搶答的組別，因此需要完善。</p>

67、<p>　　2．在計(jì)分模塊中，只有當(dāng)每組搶答正確時(shí)加一分，而搶答錯(cuò)誤時(shí)，沒進(jìn)行設(shè)計(jì)減分功能，這是我在這次設(shè)計(jì)中最大的不足，因此需要改進(jìn)。</p><p><b>　　七、設(shè)計(jì)心得與體會(huì)</b></p><p>　　經(jīng)過一周的EDA課程設(shè)計(jì)，通過不懈努力，成功地設(shè)計(jì)出了四路電子搶答器?；厥走@周的課程設(shè)計(jì)，經(jīng)歷了酸甜苦辣，因?yàn)閷?duì)EDA技術(shù)及Quartus軟件的

68、相關(guān)知識(shí)知道的不夠深入，在設(shè)計(jì)過程中遇到了很多困難，但通過從網(wǎng)上，圖書館找一些相關(guān)資料及根據(jù)自己的能力，最終完成了設(shè)計(jì)任務(wù)。我在這次課程設(shè)計(jì)的過程中都受益匪淺。 </p><p>　　我設(shè)計(jì)的課題為電子搶答器，當(dāng)剛確定了這題目的時(shí)候，感覺難度不算很大，就想著往更多的功能研發(fā)。但在開始設(shè)計(jì)程序后，發(fā)現(xiàn)了不少讓我懊惱的問題。很多程序上不會(huì)出現(xiàn)，但不知為何在仿真中出現(xiàn)了的不知明問題。但在與同學(xué)的討論中以及在網(wǎng)上、圖書館

69、所找到的資料中，問題最終還是得以解決。</p><p>　　課程設(shè)計(jì)雖然結(jié)束了，但是我還有很多的事情需要做，對(duì)仍然不熟悉或不了解的知識(shí)點(diǎn)我要盡快的去學(xué)習(xí)了解，對(duì)課程設(shè)計(jì)中出現(xiàn)的問題我還要去認(rèn)真的分析研究。還有我還需要去增強(qiáng)自己的動(dòng)手能力，去不斷的鍛煉，只有這樣該課程設(shè)計(jì)才能發(fā)揮最大的作用。</p><p>　　這次課程設(shè)計(jì)使我對(duì)VHDL語言編程和QuartusII的使用有了更深層次的感性和

70、理性認(rèn)識(shí)；培養(yǎng)和鍛煉我們的實(shí)際動(dòng)手設(shè)計(jì)的能力。使我們的理論知識(shí)與實(shí)踐充分地結(jié)合，作到不僅具有專業(yè)知識(shí)，而且還具有較強(qiáng)的實(shí)踐動(dòng)手能力，能分析問題和解決問題的高素質(zhì)人才，為以后的順利就業(yè)作好準(zhǔn)備。</p><p>　　經(jīng)過這次課程設(shè)計(jì)，我有了很深刻的體會(huì)。首先，要學(xué)好書本上的基本知識(shí)，掌握常用編程語句，這樣在設(shè)計(jì)中才會(huì)游刃有余，得心應(yīng)手。其次，在遇到困難時(shí)要勇于面對(duì)，不會(huì)時(shí)請(qǐng)教老師和同學(xué)，其實(shí)只要有耐心，再加上課程設(shè)

71、計(jì)中的細(xì)心操作，一切困難都將迎刃而解。 </p><p><b>　　八、參考文獻(xiàn)</b></p><p>　　[１] 沈明山.　EDA技術(shù)及可編程器件應(yīng)用實(shí)訓(xùn).　科學(xué)出版社</p><p>　　[２] 曾繁泰，陳美金.　VHDL程序設(shè)計(jì).　北京：清華大學(xué)出版社</p><p>　　[３] 譚會(huì)生，張昌凡.　EDA技術(shù)及

72、應(yīng)用.　西安：西安電子科技大學(xué)出版社</p><p>　　[４] 李國麗，朱維勇.　EDA與數(shù)字系統(tǒng)設(shè)計(jì).　北京：機(jī)械工業(yè)出版社</p><p>　　[５] 蘇光大.　圖像并行處理技術(shù).　北京：清華大學(xué)出版社</p><p>　　[６]Voknei A.Pedroni.《VHDL數(shù)字電路設(shè)計(jì)教程》.電子工業(yè)出版社，2008.5</p><p>