數(shù)字秒表課程設(shè)計(jì)

1、<p><b>　　摘 要</b></p><p>　　當(dāng)前電子系統(tǒng)的設(shè)計(jì)正朝著速度快，容量大，體積小，質(zhì)量輕，用電省的方向發(fā)展。推動(dòng)該潮流迅速發(fā)展的決定性因素就是使用了現(xiàn)代化的EDA[1]設(shè)計(jì)工具。本論文先確定了系統(tǒng)的邏輯功能，建立算法流程，選擇電路結(jié)構(gòu)，然后確定并設(shè)計(jì)電路所需的數(shù)據(jù)處理以及控制模塊，在Quartus II[1]上以超高速硬件描述語言VHDL為系統(tǒng)邏輯描述方法完成

2、了數(shù)字計(jì)時(shí)器所需的設(shè)計(jì)與頂層設(shè)計(jì)，利用計(jì)算機(jī)的強(qiáng)大運(yùn)算能力在Quartus II上對(duì)用VHDL 建模的復(fù)雜數(shù)字邏輯進(jìn)行編譯，自動(dòng)綜合地完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真，生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表（Netlist），根據(jù)網(wǎng)表和某種工藝的器件自動(dòng)生成具體電路，然后生成該工藝條件下這種具體電路的延時(shí)模型，通過本設(shè)計(jì)對(duì)數(shù)字系統(tǒng)自動(dòng)化的基本概念、基本原理、特性及實(shí)現(xiàn)方法都有了較好的了解

3、和理解，同時(shí)鍛煉了計(jì)算機(jī)應(yīng)用能力和VHDL語言的編程能力和Quartus II的使用能力，本設(shè)計(jì)圓滿完成了用VHDL語言設(shè)計(jì)1/100秒數(shù)字計(jì)時(shí)器并仿真。</p><p>　　關(guān)鍵詞：電子設(shè)計(jì)自動(dòng)化；超高速集成電路硬件描述語言；數(shù)字系統(tǒng)設(shè)計(jì)</p><p><b>　　目錄</b></p><p><b>　　第1章 緒論1<

4、;/b></p><p>　　1.1 課題的研究背景1</p><p>　　1.2 課題的研究目的2</p><p>　　1.3 主要工作條件2</p><p>　　1.4 硬件描述語言——VHDL2</p><p>　　1.4.1 VHDL的簡(jiǎn)介2</p><p>　　1.4.

5、2 VHDL語言的特點(diǎn)3</p><p>　　1.4.3 VHDL的設(shè)計(jì)流程4</p><p>　　第2章 設(shè)計(jì)思想與方案論證5</p><p>　　2.1 設(shè)計(jì)思想5</p><p>　　2.2 設(shè)計(jì)要求(秒表的功能描述)5</p><p>　　第3章 系統(tǒng)設(shè)計(jì)7</p><p&g

6、t;　　3.1 頂層電路設(shè)計(jì)7</p><p>　　3. 2 數(shù)字秒表的設(shè)計(jì)原理7</p><p>　　3.3 分頻器模塊8</p><p>　　3.4 十進(jìn)制計(jì)數(shù)模塊8</p><p>　　3.5 六進(jìn)制計(jì)數(shù)器模塊9</p><p>　　第4章 系統(tǒng)仿真10</p><p>　　

7、4.1 分頻器模塊仿真10</p><p>　　4.1.1 分頻器模塊程序clkgen.vhd10</p><p>　　4.1.2 分頻器模塊仿真波形11</p><p>　　4.1.3 分頻器模塊仿真結(jié)果分析12</p><p>　　4.2 十進(jìn)制計(jì)數(shù)器模塊仿真12</p><p>　　4.2.1 十進(jìn)制計(jì)

8、數(shù)器模塊程序12</p><p>　　4.2.2十進(jìn)制計(jì)數(shù)器模塊仿真波形13</p><p>　　4.2.3 十進(jìn)制計(jì)數(shù)器模塊仿真結(jié)果分析13</p><p>　　4.3 六進(jìn)制計(jì)數(shù)器模塊仿真14</p><p>　　4.3.1 六進(jìn)制計(jì)數(shù)器模塊程序14</p><p>　　4.3.2 六進(jìn)制計(jì)數(shù)器模塊仿真波

9、形15</p><p>　　4.3.3 六進(jìn)制計(jì)數(shù)器模塊仿真結(jié)果分析15</p><p>　　4.4 數(shù)字秒表頂層模塊仿真16</p><p>　　4.4.1 數(shù)字秒表頂層模塊程序16</p><p>　　4.4.2 數(shù)字秒表頂層模塊仿真波形17</p><p>　　4.4.3 數(shù)字秒表頂層模塊仿真結(jié)果分析

10、18</p><p>　　第5章 展望與結(jié)論19</p><p><b>　　致 謝20</b></p><p><b>　　參考文獻(xiàn)21</b></p><p><b>　　附 錄22</b></p><p><b>　　第1章

11、緒論</b></p><p>　　數(shù)字秒表是日常生活中比較常見的電子產(chǎn)品，其設(shè)計(jì)也是EDA技術(shù)中最基本的設(shè)計(jì)實(shí)驗(yàn)之一。當(dāng)今社會(huì)是數(shù)字化的社會(huì),是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。數(shù)字集成電路本身在不斷進(jìn)行更新?lián)Q代,隨著微電子技術(shù)的發(fā)展,設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師更愿意自己設(shè)計(jì)專業(yè)集成電路(ASIC)芯片,而且希望設(shè)計(jì)周期盡可能短,最好在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC

12、芯片并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程器件（FPLD）?，F(xiàn)場(chǎng)可編程門陣列（FPGA）即屬其中應(yīng)用最廣泛的一種。超高速硬件描述語言VHDL，是對(duì)數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，利用EDA工具可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過程的正確性，可大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。本文介紹的數(shù)字秒表，利用基于VHDL的EDA設(shè)計(jì)工具，采用大規(guī)模可編程邏輯器件FPGA，通過設(shè)計(jì)芯片來實(shí)

13、現(xiàn)系統(tǒng)功能。給出了頂層電路圖,和各模塊的設(shè)計(jì).通過編輯、編譯和器件編程,經(jīng)測(cè)試驗(yàn)證,達(dá)到了預(yù)期的設(shè)計(jì)要求,顯示結(jié)果準(zhǔn)確無誤。</p><p>　　1.1 課題的研究背景</p><p>　　在科技高度發(fā)展的今天，集成電路和計(jì)算機(jī)應(yīng)用得到了高速發(fā)展。尤其是計(jì)算機(jī)應(yīng)用的發(fā)展。它在人們?nèi)粘Ｉ钜阎饾u嶄露頭角。大多數(shù)電子產(chǎn)品多是由計(jì)算機(jī)電路組成，如：手機(jī)、mp3等。而且將來的不久他們的身影將會(huì)更頻

14、繁的出現(xiàn)在我們身邊。各種家用電器多會(huì)實(shí)現(xiàn)微電腦技術(shù)。電腦各部分在工作時(shí)多是一時(shí)間為基準(zhǔn)的。本文就是基于計(jì)算機(jī)電路的時(shí)鐘脈沖信號(hào)、狀態(tài)控制等原理設(shè)計(jì)出的數(shù)字秒表。秒表在很多領(lǐng)域充當(dāng)一個(gè)重要的角色。在各種比賽中對(duì)秒表的精確度要求很高，尤其是一些科學(xué)實(shí)驗(yàn)。他們對(duì)時(shí)間精確度達(dá)到了幾納秒級(jí)別。</p><p>　　秒表作為日常生活中,特別是體育運(yùn)動(dòng)中應(yīng)用的特別廣泛,所以精確且方便使用的秒表就被越來越多的人所選擇.本秒表計(jì)時(shí)

15、器用于體育競(jìng)賽及各種要求有較精確時(shí)的各領(lǐng)域，以往常利用中小規(guī)模集成電路實(shí)現(xiàn)，但一般體積大，使用攜帶不方便。利用VHDL在FPGA或CPLD上實(shí)現(xiàn)1/100秒計(jì)時(shí)控制器，能充分發(fā)揮VHDL與可編程器件靈活、高效，集成度高的特點(diǎn)，基于VHDL實(shí)現(xiàn)1/100秒計(jì)時(shí)控制器具有重要的實(shí)際意義．此計(jì)時(shí)器是用一塊專用的芯片，用VHDL語言描述的。它具有開關(guān)、時(shí)鐘和顯示功能,其體積小，攜帶方便。</p><p>　　1.2 課題

16、的研究目的</p><p>　　本次設(shè)計(jì)的目的就是在掌握EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，對(duì)計(jì)算機(jī)系統(tǒng)中時(shí)鐘控制系統(tǒng)進(jìn)一步了解，掌握狀態(tài)機(jī)工作原理，同時(shí)了解計(jì)算機(jī)時(shí)鐘脈沖是怎么產(chǎn)生和工作的。在掌握所學(xué)的計(jì)算機(jī)組成與結(jié)構(gòu)課程理論知識(shí)時(shí)。通過對(duì)數(shù)字秒表的設(shè)計(jì)，進(jìn)行理論與實(shí)際的結(jié)合，提高與計(jì)算機(jī)有關(guān)設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的能力。通過課程設(shè)計(jì)深入理解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，達(dá)到課

17、程設(shè)計(jì)的目標(biāo)。</p><p>　　1.3 主要工作條件</p><p>　　EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語言HDL完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。目前EDA主要輔助進(jìn)行三個(gè)方面的設(shè)計(jì)工作

18、：IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。沒有EDA技術(shù)的支持，想要完成超大規(guī)模集成電路的設(shè)計(jì)制造是不可想象的；反過來，生產(chǎn)制造技術(shù)的不斷進(jìn)步又必將對(duì)EDA技術(shù)提出新的要求。</p><p>　　1.4 硬件描述語言——VHDL</p><p>　　1.4.1 VHDL的簡(jiǎn)介</p><p>　　VHDL語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在80年代的后期出現(xiàn)。最初是由

19、美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)（IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-10

20、76（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）。現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到

21、眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事</p><p>　　1.4.2 VHDL語言的特點(diǎn)</p><p>　　VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，關(guān)于用VHDL和原理圖輸入進(jìn)行CPLD/FPGA設(shè)計(jì)的粗略比較：在設(shè)計(jì)中，如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。你要設(shè)計(jì)的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部

22、開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。</p><p>　　(1) 與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。</p><p>　

23、　(2) VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。</p><p>　　(3) VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。</p><p>　　(4) 對(duì)于用VHDL完成的一個(gè)確定的

24、設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。</p><p>　　(5) VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。</p><p>　　1.4.3 VHDL的設(shè)計(jì)流程</p><p>　　它主要包括以下幾個(gè)步驟：</p><p

25、><b>　　(1) 文本編輯：</b></p><p>　　用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件</p><p><b>　　(2) 功能仿真：</b></p><p>　　將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是

26、否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真）</p><p><b>　　(3) 時(shí)序仿真：</b></p><p>　　需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真） 通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具。</p><p><b>　　(4) 器件編

27、程</b></p><p>　　第2章 設(shè)計(jì)思想與方案論證</p><p>　　實(shí)現(xiàn)數(shù)字秒表的方法有多種，可以用單片機(jī)作為控制芯片，也可以用FPGA作為控制芯片。本章說明了采用EDA技術(shù)用VHDL語言實(shí)現(xiàn)硬件電路，用FPGA作為控制芯片實(shí)現(xiàn)數(shù)字秒表的方案。</p><p><b>　　2.1 設(shè)計(jì)思想</b></p>

28、<p>　　基于FPGA的數(shù)字秒表的設(shè)計(jì)</p><p>　　其設(shè)計(jì)思路為：通過分頻器將晶振所提供的信號(hào)分頻成0.01S脈沖作為計(jì)時(shí)信號(hào)，經(jīng)十進(jìn)制與六進(jìn)制計(jì)數(shù)器累加計(jì)數(shù)。使用按鍵開關(guān)可實(shí)現(xiàn)開始/結(jié)束計(jì)時(shí)操作以及復(fù)位清零操作的操作。</p><p>　　2.2 設(shè)計(jì)要求(秒表的功能描述) </p><p>　?。?）要求設(shè)置復(fù)位開關(guān)。當(dāng)按下復(fù)位開關(guān)時(shí)，秒表

29、清零并做好計(jì)時(shí)準(zhǔn)備。在任何情況下只要按下復(fù)位開關(guān)，秒表都要無條件地進(jìn)行復(fù)位操作，即使是在計(jì)時(shí)過程中也要無條件地進(jìn)行清零操作。</p><p>　?。?）要求設(shè)置啟/停開關(guān)。當(dāng)按下啟/停開關(guān)后，將啟動(dòng)秒表并開始計(jì)時(shí)，當(dāng)再按一下啟/停開關(guān)時(shí)，將終止秒表的計(jì)時(shí)操作。</p><p>　?。?）要求計(jì)時(shí)精確度大于0.01秒。要求設(shè)計(jì)的計(jì)時(shí)器能夠顯示秒（2位）、0.1秒（1位），0.01秒的時(shí)間。&

30、lt;/p><p>　?。?）要求秒表的最長計(jì)時(shí)時(shí)間為秒表計(jì)時(shí)長度為59.99秒.</p><p><b>　　第3章 系統(tǒng)設(shè)計(jì)</b></p><p>　　整個(gè)系統(tǒng)設(shè)計(jì)是采用自頂向下分析，自底向上設(shè)計(jì)。將數(shù)字秒表系統(tǒng)的整體分解為各個(gè)模塊電路。本章詳細(xì)介紹了數(shù)字秒表系統(tǒng)的各個(gè)模塊的設(shè)計(jì)，并對(duì)各個(gè)模塊的每一個(gè)部分進(jìn)行了分析，在第五章對(duì)系統(tǒng)模型進(jìn)行了

31、訪真與程序調(diào)試。各模塊之間的每一個(gè)壞節(jié)都是深思熟慮而成，各自完成相應(yīng)的功能并組成一個(gè)統(tǒng)一的整體。</p><p>　　3.1 頂層電路設(shè)計(jì)</p><p>　　數(shù)字秒表設(shè)計(jì)整體運(yùn)用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法。在頂層設(shè)計(jì)中，要對(duì)內(nèi)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行描述，而功能塊實(shí)際的邏輯功能和具體的實(shí)現(xiàn)形式則由下一層模塊來描述[1]。</p>

32、<p>　　圖3.1 QUARTUS II頂層電路圖</p><p>　　根據(jù)圖所示的數(shù)字秒表系統(tǒng)頂層電路圖, 按照自頂向下的設(shè)計(jì)思路, 編寫各個(gè)模塊的源程序, 最后再對(duì)各個(gè)模塊進(jìn)行組合, 編寫頂層描述的源程序。</p><p>　　3. 2 數(shù)字秒表的設(shè)計(jì)原理</p><p>　　各個(gè)輸入/輸出端口的作用如下：</p><p>

33、　　CLK為外部時(shí)鐘信號(hào)</p><p><b>　　CLR為復(fù)位信號(hào)</b></p><p>　　ENA為啟動(dòng)/停止開關(guān)，用于開始/結(jié)束計(jì)時(shí)操作</p><p><b>　　COUT為輸出信號(hào)</b></p><p><b>　　內(nèi)部模塊說明：</b></p>

34、<p><b>　　分頻器模塊</b></p><p><b>　　十進(jìn)制計(jì)數(shù)器模塊</b></p><p><b>　　六進(jìn)制計(jì)數(shù)器模塊</b></p><p><b>　　3.3 分頻器模塊</b></p><p>　　在基于EDA技術(shù)的數(shù)字

35、電路系統(tǒng)設(shè)計(jì)中，分頻電路應(yīng)用十分廣泛。常常使用分頻電路來得到數(shù)字系統(tǒng)中各種不同頻率的控制信號(hào)。所謂分頻電路，就是將一個(gè)給定的頻率較高的數(shù)字輸入信號(hào)經(jīng)過適當(dāng)處理后，產(chǎn)生一個(gè)或數(shù)個(gè)頻率較低的數(shù)字輸出信號(hào)。</p><p>　　本設(shè)計(jì)需要一個(gè)計(jì)時(shí)范圍為0.01s－59.99秒的秒表，首先需要獲得一個(gè)比較精確的計(jì)時(shí)基準(zhǔn)信號(hào)，這里時(shí)周期為1/100 s的計(jì)時(shí)脈沖，采用一個(gè)時(shí)鐘信號(hào)源3MHZ經(jīng)3萬倍分頻后獲得一個(gè)精確的100

36、HZ的脈沖來作為計(jì)數(shù)器的時(shí)鐘信號(hào)NEWCLK。</p><p>　　圖3.2 分頻器模塊圖</p><p>　　3.4 十進(jìn)制計(jì)數(shù)模塊</p><p>　　十進(jìn)制計(jì)數(shù)器的作用：當(dāng)輸入100HZ的時(shí)鐘信號(hào)時(shí)，每個(gè)脈沖相當(dāng)于是0.01秒，經(jīng)過一個(gè)十進(jìn)制計(jì)數(shù)器輸出便相當(dāng)于是0.1秒，經(jīng)過兩個(gè)十進(jìn)制計(jì)數(shù)器輸出則為1秒，經(jīng)過三個(gè)輸出為10秒，這樣便完成了有0.01秒到10秒的

37、轉(zhuǎn)變。</p><p>　　圖3.3 十進(jìn)制計(jì)數(shù)器模塊圖</p><p>　　3.5 六進(jìn)制計(jì)數(shù)器模塊</p><p>　　六進(jìn)制計(jì)數(shù)器的作用：當(dāng)輸出為10秒時(shí)，經(jīng)過一個(gè)六進(jìn)制計(jì)數(shù)器，便可轉(zhuǎn)化為1分鐘，在經(jīng)過一個(gè)十進(jìn)制計(jì)數(shù)器輸出就是10分鐘，最后經(jīng)過一個(gè)六進(jìn)制計(jì)數(shù)器最終便會(huì)轉(zhuǎn)化為1小時(shí)。</p><p>　　圖3.4 六進(jìn)制計(jì)數(shù)器模塊圖<

38、;/p><p><b>　　第4章 系統(tǒng)仿真</b></p><p>　　系統(tǒng)設(shè)計(jì)完成后需要對(duì)其編譯仿真，觀看仿真波形圖來判斷設(shè)計(jì)的是否可以實(shí)現(xiàn)期望功能，F(xiàn)PGA的仿真分功能仿真和時(shí)序仿真[1]。</p><p>　　功能仿真是指在一個(gè)設(shè)計(jì)中在設(shè)計(jì)實(shí)現(xiàn)前對(duì)所創(chuàng)建的邏輯進(jìn)行的驗(yàn)證其功能是否正確的過程。布局布線以前的仿真都稱作功能仿真，它包括綜合前仿

39、真（Pre-Synthesis Simulation）和綜合后仿真（Post-Synthesis Simulation）。綜合前仿真主要針對(duì)基于原理框圖的設(shè)計(jì);綜合后仿真既適合原理圖設(shè)計(jì),也適合基于HDL語言的設(shè)計(jì)，功能仿真沒有考慮進(jìn)布線延時(shí)等情況，波形不存在毛刺。</p><p>　　時(shí)序仿真也叫后仿真，時(shí)序仿真使用布局布線后器件給出的模塊和連線的延時(shí)信息， 在最壞的情況下對(duì)電路的行為作出實(shí)際地估價(jià)。時(shí)序仿真使

40、用的仿真器和功能仿真使用的仿真器是相同的，所需的流程和激勵(lì)也是相同的；惟一的差別是為時(shí)序仿真加載到仿真器的設(shè)計(jì)包括基于實(shí)際布局布線設(shè)計(jì)的最壞情況的布局布線延時(shí)，并且在仿真結(jié)果波形圖中，時(shí)序仿真后的信號(hào)加載了時(shí)延，而功能仿真沒有，時(shí)序仿真波形會(huì)有毛刺現(xiàn)象。</p><p>　　在本次設(shè)計(jì)中我們利用的EDA工具是ALTERA公司的QUARTUSⅡ?qū)υ闯绦蜻M(jìn)行編譯、選配、優(yōu)化、邏輯綜合，自動(dòng)地把VHDL描述轉(zhuǎn)變成器件圖

41、，并進(jìn)而完成電路分析、糾錯(cuò)、驗(yàn)證、自動(dòng)布局布線、仿真等各種測(cè)試工作。在仿真過程中我分別對(duì)分頻器模塊、六進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器、數(shù)字秒表頂層模塊進(jìn)行波形仿真，結(jié)果符合設(shè)計(jì)要求。</p><p>　　4.1 分頻器模塊仿真</p><p>　　4.1.1 分頻器模塊程序clkgen.vhd </p><p>　　LIBRARY IEEE;</p><

42、;p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY CLKGEN IS</p><p>　　PORT(CLK:IN STD_LOGIC; --定義3MHZ脈沖輸入端</p><p>　　NEWCLK:OUT STD_LOGIC); --定義100HZ脈沖輸出端</p><p&

43、gt;　　END CLKGEN;</p><p>　　ARCHITECTURE ART OF CLKGEN IS</p><p>　　SIGNAL CNTER:INTEGER RANGE 0 TO 10#29999#; --暫存輸入脈沖個(gè)數(shù)</p><p><b>　　BEGIN</b></p><p>　　U1:PR

44、OCESS(CLK)</p><p><b>　　BEGIN</b></p><p>　　IF CLK'EVENT AND CLK='1' THEN</p><p>　　IF CNTER=10#29999# THEN CNTER<=0; --判斷輸入脈沖個(gè)數(shù)是否為30000</p><p>

45、　　ELSE CNTER<=CNTER+1;</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS U1;</p><p>　　U2:PROCESS(CNTER) --計(jì)數(shù)溢出信號(hào)控制</p

46、><p><b>　　BEGIN</b></p><p>　　IF CNTER=10#29999# THEN NEWCLK<='1’ --3MHZ信號(hào)變?yōu)?00HZ信號(hào)</p><p>　　ELSE NEWCLK<='0';</p><p><b>　　END IF;<

47、/b></p><p>　　END PROCESS U2;</p><p><b>　　END ART;</b></p><p>　　4.1.2 分頻器模塊仿真波形</p><p>　　圖4.1 分頻器電路模塊時(shí)序仿真波形</p><p>　　4.1.3 分頻器模塊仿真結(jié)果分析</p&

48、gt;<p>　　在結(jié)構(gòu)體的說明語句中，定義了一個(gè)頻率脈沖計(jì)數(shù)信號(hào)（CNTER），該信號(hào)的類型為整數(shù)型，計(jì)數(shù)范圍為0～29999。</p><p>　　在結(jié)構(gòu)體的功能描述語句中，用兩個(gè)進(jìn)程（U1和U2）來完成3MHZ轉(zhuǎn)化成100HZ的頻率描述。在U1中每次檢測(cè)到一上升沿輸入脈沖時(shí)，先通過IF語句檢測(cè)輸入信號(hào)是否為上升沿，若是上升沿，再使IF語句判斷當(dāng)前計(jì)數(shù)值（CNTER）是否等于29999，如果相等

49、，則將CNTER置零，為輸出下一個(gè)100HZ的頻率做準(zhǔn)備，否則將CNTER加1。U2中判斷CNTER是否等于29999，如果相等，將NEWCLK輸出為高電平，否則輸出為低電平。由仿真波形圖可知此模塊能正確完成分頻功能[2]。</p><p>　　4.2 十進(jìn)制計(jì)數(shù)器模塊仿真</p><p>　　4.2.1 十進(jìn)制計(jì)數(shù)器模塊程序</p><p>　　LIBRARY I

50、EEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY CNT10 IS</p><p>　　PORT(CLK:IN STD_LOGIC;</p><p>　　CLR:

51、IN STD_LOGIC;</p><p>　　ENA:IN STD_LOGIC;</p><p>　　CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　CARRY_OUT:OUT STD_LOGIC);</p><p>　　END CNT10;</p><p>　　ARCH

52、ITECTURE ART OF CNT10 IS</p><p>　　SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p><b>　　BEGIN </b></p><p>　　U1:PROCESS(CLK,CLR,ENA)</p><p><b>　　BEGIN&

53、lt;/b></p><p>　　IF CLR='1' THEN CQI<="0000";</p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN</p><p>　　IF ENA='1' THEN</p><p>　　IF

54、CQI="1001" THEN CQI<="0000";</p><p>　　ELSE CQI<=CQI+'1';</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p&g

55、t;<b>　　END IF;</b></p><p>　　END PROCESS U1;</p><p>　　U2:PROCESS(CQI)</p><p><b>　　BEGIN</b></p><p>　　IF CQI="0000" THEN CARRY_OUT<=&

56、#39;1';</p><p>　　ELSE CARRY_OUT<='0';</p><p><b>　　END IF;</b></p><p>　　END PROCESS U2;</p><p><b>　　CQ<=CQI;</b></p><

57、;p><b>　　END ART;</b></p><p>　　4.2.2十進(jìn)制計(jì)數(shù)器模塊仿真波形</p><p>　　圖4.2 十進(jìn)制計(jì)數(shù)器仿真波形</p><p>　　4.2.3 十進(jìn)制計(jì)數(shù)器模塊仿真結(jié)果分析</p><p>　　由于CQ的方向定義為OUT，在結(jié)構(gòu)體中不能對(duì)輸入脈沖進(jìn)行加1計(jì)數(shù)，因此在結(jié)構(gòu)體說明

58、語句中定義了一個(gè)頻率脈沖計(jì)數(shù)信號(hào)（CQI），通過CQI來進(jìn)行加1控制。</p><p>　　在結(jié)構(gòu)體的功能描述語句中，使用2個(gè)進(jìn)程（U1和U2）來完成十進(jìn)制計(jì)數(shù)器的功能描述。在U1中，先判斷清零信號(hào)(CLR)是否有效，若有效時(shí)，將CQI清零，否則檢測(cè)輸入脈沖。每次檢測(cè)到一個(gè)上升沿輸入脈沖時(shí)，同過IF語句檢測(cè)輸入信號(hào)是否為上升沿，再判斷是否允許計(jì)數(shù)（即ENA是否有效），若ENA無效，則暫停計(jì)數(shù)，否則在使用IF語句判

59、斷當(dāng)前計(jì)數(shù)值(CQI)是否等于“1001”（即整數(shù)9），如果相等，則將CQI清零，否則CQI加1。在U2中判斷CQI是否等于“1001”，如果相等，產(chǎn)生溢出信號(hào)（CARRY_OUT<=’1’）,否則CARRY_OUT輸出為低電平(CARRY_OUT<=’0’)。由仿真波形圖可知此模塊能正確完成十進(jìn)制計(jì)數(shù)功能[2]。</p><p>　　4.3 六進(jìn)制計(jì)數(shù)器模塊仿真</p><p&g

60、t;　　4.3.1 六進(jìn)制計(jì)數(shù)器模塊程序</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY CNT6 IS</p><p>

61、　　PORT(CLK:IN STD_LOGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　ENA:IN STD_LOGIC;</p><p>　　CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　CARRY_OUT:OUT STD_LOGIC);</p>

62、;<p><b>　　END CNT6;</b></p><p>　　ARCHITECTURE ART OF CNT6 IS</p><p>　　SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p><b>　　BEGIN </b></p><

63、p>　　U1:PROCESS(CLK,CLR,ENA)</p><p><b>　　BEGIN </b></p><p>　　IF CLR='1' THEN CQI<="0000";</p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN&

64、lt;/p><p>　　IF ENA='1' THEN</p><p>　　IF CQI="0101" THEN CQI<="0000";</p><p>　　ELSE CQI<=CQI+'1';</p><p><b>　　END IF;</b&

65、gt;</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS U1;</p><p>　　U2:PROCESS(CQI)</p><p><b>　　BEGIN</b

66、></p><p>　　IF CQI="0000" THEN CARRY_OUT<='1';</p><p>　　ELSE CARRY_OUT<='0';</p><p><b>　　END IF;</b></p><p>　　END PROCESS

67、U2;</p><p><b>　　CQ<=CQI;</b></p><p><b>　　END ART;</b></p><p>　　4.3.2 六進(jìn)制計(jì)數(shù)器模塊仿真波形</p><p>　　圖4.3 六進(jìn)制計(jì)時(shí)器仿真波形</p><p>　　4.3.3 六進(jìn)制計(jì)數(shù)器

68、模塊仿真結(jié)果分析</p><p>　　在結(jié)構(gòu)體的功能描述語句中，使用2個(gè)進(jìn)程（U1和U2）來完成六進(jìn)制計(jì)數(shù)器的功能描述。在U1中，先判斷清零信號(hào)(CLR)是否有效，若有效時(shí)，將CQI清零，否則檢測(cè)輸入脈沖。每次檢測(cè)到一個(gè)上升沿輸入脈沖時(shí)，同過IF語句檢測(cè)輸入信號(hào)是否為上升沿，再判斷是否允許計(jì)數(shù)（即ENA是否有效），若ENA無效，則暫停計(jì)數(shù)，否則在使用IF語句判斷當(dāng)前計(jì)數(shù)值(CQI)是否等于“0101”，（即整數(shù)5

69、），如果相等，則將CQI清零，否則CQI加1。在U2中判斷CQI是否等于“0101”，如果相等，產(chǎn)生溢出信號(hào)（CARRY_OUT<=’1’）,否則CARRY_OUT輸出為低電平(CARRY_OUT<=’0’)。由仿真波形圖可知此模塊能正確完成六進(jìn)制計(jì)數(shù)功能[2]。</p><p>　　4.4 數(shù)字秒表頂層模塊仿真</p><p>　　4.4.1 數(shù)字秒表頂層模塊程序</p

70、><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY miaobiao IS</p><p>　　PORT(CLR:IN STD_LOGIC;</p><p>　　CLK:IN STD_LOGIC;</p>

71、<p>　　ENA:IN STD_LOGIC;</p><p>　　DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0));</p><p>　　END miaobiao;</p><p>　　ARCHITECTURE ART OF miaobiao IS</p><p>　　COMPONENT CLKGEN

72、</p><p>　　PORT(CLK:IN STD_LOGIC;</p><p>　　NEWCLK:OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　COMPONENT CNT10</p><p>　　PORT(CLK,CLR,ENA:IN STD_LOGIC;&l

73、t;/p><p>　　CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　CARRY_OUT:OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　COMPONENT CNT6</p><p>　　PORT(CLK,CLR,ENA:I

74、N STD_LOGIC;</p><p>　　CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　CARRY_OUT:OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　SIGNAL NEWCLK:STD_LOGIC;</p><p

75、>　　SIGNAL CARRY1:STD_LOGIC;</p><p>　　SIGNAL CARRY2:STD_LOGIC;</p><p>　　SIGNAL CARRY3:STD_LOGIC;</p><p>　　SIGNAL CARRY4:STD_LOGIC;</p><p>　　SIGNAL CARRY5:STD_LOGIC;&l

76、t;/p><p><b>　　BEGIN</b></p><p>　　U0:CLKGEN PORT MAP(CLK=>CLK,NEWCLK=>NEWCLK);</p><p>　　U1:CNT10 PORT MAP(CLK=>NEWCLK,CLR=>CLR,ENA=>ENA,CQ=>DOUT(3 DOWNTO 0

77、),CARRY_OUT=>CARRY1);</p><p>　　U2:CNT10 PORT MAP(CLK=>CARRY1,CLR=>CLR,ENA=>ENA,CQ=>DOUT(7 DOWNTO 4),CARRY_OUT=>CARRY2);</p><p>　　U3:CNT10 PORT MAP(CLK=>CARRY2,CLR=>CLR,EN

78、A=>ENA,CQ=>DOUT(11 DOWNTO 8),CARRY_OUT=>CARRY3);</p><p>　　U4:CNT6 PORT MAP(CLK=>CARRY3,CLR=>CLR,ENA=>ENA,CQ=>DOUT(15 DOWNTO 12),CARRY_OUT=>CARRY4);</p><p>　　U5:CNT10 PORT

79、 MAP(CLK=>CARRY4,CLR=>CLR,ENA=>ENA,CQ=>DOUT(19 DOWNTO 16),CARRY_OUT=>CARRY5);</p><p>　　U6:CNT6 PORT MAP(CLK=>CARRY5,CLR=>CLR,ENA=>ENA,CQ=>DOUT(23 DOWNTO 20));</p><p>&

80、lt;b>　　END ART;</b></p><p>　　4.4.2 數(shù)字秒表頂層模塊仿真波形</p><p>　　圖4.4 數(shù)字秒表頂層模塊仿真波形</p><p>　　4.4.3 數(shù)字秒表頂層模塊仿真結(jié)果分析</p><p>　　該數(shù)字秒表能精確反映計(jì)數(shù)時(shí)間，且具有復(fù)位和計(jì)時(shí)功能，其輸入脈沖為3MHZ，最大計(jì)時(shí)范圍是1

81、小時(shí)，精度為0.01秒，秒表的度量單位有0.01秒，0.1秒，1秒，1分等檔位并且各個(gè)度量單位可以進(jìn)位。上圖為開始計(jì)數(shù)前3秒輸出波形圖，可知此數(shù)字秒表功能正確[2]。</p><p>　　第5章 展望與結(jié)論</p><p>　　本文利用 Quartus II做為開發(fā)工具，設(shè)計(jì)了一款基于 FPGA 的數(shù)字式秒表，</p><p>　　整個(gè)秒表系統(tǒng)的時(shí)鐘信號(hào)源由實(shí)驗(yàn)板

82、上的3MHZ的時(shí)鐘信號(hào)經(jīng)分頻而得的100HZ的時(shí)鐘信號(hào)。在設(shè)計(jì)電路時(shí)，遵循從上到下的設(shè)計(jì)原則。首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)，頂層模塊中的每個(gè)次層模塊均可完成一個(gè)較為獨(dú)立的功能，次模塊在調(diào)試成功后可生成一個(gè)默認(rèn)符號(hào)，以供上一層模塊調(diào)用，當(dāng)各個(gè)所需的模塊全部調(diào)試仿真成功完畢，便將他們組裝成一個(gè)更復(fù)雜的電路，也就是頂層電路，放在一起再進(jìn)行調(diào)試仿真。</p><p>　　經(jīng)過幾十年的發(fā)展FPGA已由當(dāng)初

83、的1200門發(fā)展成為今天的百萬門級(jí)。通過不斷更新優(yōu)化產(chǎn)品架構(gòu)和生產(chǎn)工藝,實(shí)現(xiàn)了更多的邏輯單元、更高的性能、更低的單位成本和功耗，可構(gòu)建從小型到大型的幾乎所有數(shù)字電路系統(tǒng)。目前在無線通信基礎(chǔ)設(shè)施、汽車電子、智能視頻監(jiān)控、工業(yè)自動(dòng)化控制和航空航天等嵌入式應(yīng)用領(lǐng)域，市場(chǎng)的需求是以更低成本、更低功耗、更小尺寸處理日益復(fù)雜的功能。這些市場(chǎng)需求正推動(dòng)著FPGA、CPU、DSP等不同技術(shù)走向融合。DSP是數(shù)字信號(hào)處理的簡(jiǎn)稱，處理數(shù)據(jù)的能力強(qiáng)，比如音頻

84、視頻信號(hào)處理，F(xiàn)PGA做邏輯設(shè)計(jì)與時(shí)序約束比較多，二者當(dāng)前的優(yōu)缺點(diǎn)十分明顯，現(xiàn)在音視頻處理，移動(dòng)通信或者整個(gè)通信行業(yè)等大量信號(hào)處理的工程項(xiàng)目中，流行的解決方案都是FPGA+DSP，F(xiàn)PGA做邏輯控制，DSP做浮點(diǎn)算法，如果算法不是很占資源的，也有直接用FPGA來做的，兩大FPGA廠商最近都推出了帶DSP平臺(tái)的FPGA產(chǎn)品，以后FPGA與DSP的界限將越來越模糊，會(huì)慢慢的合二為一。</p><p><b>

85、;　　致 謝</b></p><p>　　這次課程設(shè)計(jì)可以圓滿的完成，要感謝學(xué)校對(duì)我的栽培，感謝**老師對(duì)我的指導(dǎo)，以及同學(xué)們的幫助。論文終于脫稿付印了，此刻的我思緒萬千，心情久久不能平靜。課程設(shè)計(jì)是大學(xué)最重要的任務(wù)之一，是將所學(xué)知識(shí)綜合運(yùn)用，設(shè)計(jì)一個(gè)獨(dú)立的與實(shí)踐緊密聯(lián)系的系統(tǒng)。我的設(shè)計(jì)課題是 “基于VHDL的數(shù)字秒表設(shè)計(jì)”。在設(shè)計(jì)過程中，兩位老師多次認(rèn)真講解設(shè)計(jì)的要求及注意事項(xiàng)，并就設(shè)計(jì)中的具體問題

86、提出了很好的建議和意見。我愿借此機(jī)會(huì)向兩位老師表示衷心的感謝！也向?qū)W校以及同學(xué)表示衷心的感謝！ </p><p>　　路漫漫其修遠(yuǎn)兮，吾將上下而求索。我愿在未來的學(xué)習(xí)和研究過程中，以更加豐厚的成果來答謝曾經(jīng)關(guān)心、幫助和支持過我的所有老師、同學(xué)和朋友。感謝他們對(duì)我的關(guān)心、關(guān)注和支持！同窗之誼和手足之情，我將終生難忘！師生之情，血濃于水的感情將陪伴我度過一生，這將是我進(jìn)步的階梯。</p><p&g

87、t;<b>　　參考文獻(xiàn)</b></p><p>　　[1]潘松，黃繼業(yè).EDA技術(shù)與VHDL[M].北京：清華大學(xué)出版社，2012.</p><p>　　[2]陳中平，高金定等.基于Quartus II的FPGA/CPLD設(shè)計(jì)與實(shí)踐[M].北京：電子工業(yè)出版社，2010</p><p><b>　　附 錄</b><

88、/p><p>　　數(shù)字秒表頂層模塊程序：</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY miaobiao IS</p><p>　　PORT(CLR:IN STD_LOGIC;</p><p

89、>　　CLK:IN STD_LOGIC;</p><p>　　ENA:IN STD_LOGIC;</p><p>　　DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0));</p><p>　　END miaobiao;</p><p>　　ARCHITECTURE ART OF miaobiao IS<

90、/p><p>　　COMPONENT CLKGEN</p><p>　　PORT(CLK:IN STD_LOGIC;</p><p>　　NEWCLK:OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　COMPONENT CNT10</p><p>

91、;　　PORT(CLK,CLR,ENA:IN STD_LOGIC;</p><p>　　CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　CARRY_OUT:OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　COMPONENT CNT6</p

92、><p>　　PORT(CLK,CLR,ENA:IN STD_LOGIC;</p><p>　　CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　CARRY_OUT:OUT STD_LOGIC);</p><p>　　END COMPONENT;</p><p>　　SIGNAL

93、 NEWCLK:STD_LOGIC;</p><p>　　SIGNAL CARRY1:STD_LOGIC;</p><p>　　SIGNAL CARRY2:STD_LOGIC;</p><p>　　SIGNAL CARRY3:STD_LOGIC;</p><p>　　SIGNAL CARRY4:STD_LOGIC;</p>&l

94、t;p>　　SIGNAL CARRY5:STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　U0:CLKGEN PORT MAP(CLK=>CLK,NEWCLK=>NEWCLK);</p><p>　　U1:CNT10 PORT MAP(CLK=>NEWCLK,CLR=>CLR

95、,ENA=>ENA,CQ=>DOUT(3 DOWNTO 0),CARRY_OUT=>CARRY1);</p><p>　　U2:CNT10 PORT MAP(CLK=>CARRY1,CLR=>CLR,ENA=>ENA,CQ=>DOUT(7 DOWNTO 4),CARRY_OUT=>CARRY2);</p><p>　　U3:CNT10 POR

96、T MAP(CLK=>CARRY2,CLR=>CLR,ENA=>ENA,CQ=>DOUT(11 DOWNTO 8),CARRY_OUT=>CARRY3);</p><p>　　U4:CNT6 PORT MAP(CLK=>CARRY3,CLR=>CLR,ENA=>ENA,CQ=>DOUT(15 DOWNTO 12),CARRY_OUT=>CARRY4);&

97、lt;/p><p>　　U5:CNT10 PORT MAP(CLK=>CARRY4,CLR=>CLR,ENA=>ENA,CQ=>DOUT(19 DOWNTO 16),CARRY_OUT=>CARRY5);</p><p>　　U6:CNT6 PORT MAP(CLK=>CARRY5,CLR=>CLR,ENA=>ENA,CQ=>DOUT(23

98、 DOWNTO 20));</p><p><b>　　END ART;</b></p><p><b>　　分頻器模塊程序：</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>

99、;　　ENTITY CLKGEN IS</p><p>　　PORT(CLK:IN STD_LOGIC;</p><p>　　NEWCLK:OUT STD_LOGIC);</p><p>　　END CLKGEN;</p><p>　　ARCHITECTURE ART OF CLKGEN IS</p><p>　　SI

100、GNAL CNTER:INTEGER RANGE 0 TO 10#29999#;</p><p><b>　　BEGIN</b></p><p>　　U1:PROCESS(CLK)</p><p><b>　　BEGIN</b></p><p>　　IF CLK'EVENT AND CLK=

101、'1' THEN</p><p>　　IF CNTER=10#29999# THEN CNTER<=0;</p><p>　　ELSE CNTER<=CNTER+1;</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b>&

102、lt;/p><p>　　END PROCESS U1;</p><p>　　U2:PROCESS(CNTER)</p><p><b>　　BEGIN</b></p><p>　　IF CNTER=10#29999# THEN NEWCLK<='1';</p><p>　　ELS

103、E NEWCLK<='0';</p><p><b>　　END IF;</b></p><p>　　END PROCESS U2;</p><p><b>　　END ART;</b></p><p>　　六進(jìn)制計(jì)數(shù)器模塊程序：</p><p>　　L

104、IBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY CNT6 IS</p><p>　　PORT(CLK:IN STD_LOGIC;</p><p>

105、;　　CLR:IN STD_LOGIC;</p><p>　　ENA:IN STD_LOGIC;</p><p>　　CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　CARRY_OUT:OUT STD_LOGIC);</p><p><b>　　END CNT6;</b>&l

106、t;/p><p>　　ARCHITECTURE ART OF CNT6 IS</p><p>　　SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p><b>　　BEGIN </b></p><p>　　U1:PROCESS(CLK,CLR,ENA)</p>&l

107、t;p><b>　　BEGIN</b></p><p>　　IF CLR='1' THEN CQI<="0000";</p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN</p><p>　　IF ENA='1' THEN&l

108、t;/p><p>　　IF CQI="0101" THEN CQI<="0000";</p><p>　　ELSE CQI<=CQI+'1';</p><p><b>　　END IF;</b></p><p><b>　　END IF;</

109、b></p><p><b>　　END IF;</b></p><p>　　END PROCESS U1;</p><p>　　U2:PROCESS(CQI)</p><p><b>　　BEGIN</b></p><p>　　IF CQI="0000&qu

110、ot; THEN CARRY_OUT<='1';</p><p>　　ELSE CARRY_OUT<='0';</p><p><b>　　END IF;</b></p><p>　　END PROCESS U2;</p><p><b>　　CQ<=CQI;&

111、lt;/b></p><p><b>　　END ART;</b></p><p>　　十進(jìn)制計(jì)數(shù)器模塊程序：</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGI

112、C_UNSIGNED.ALL;</p><p>　　ENTITY CNT10 IS</p><p>　　PORT(CLK:IN STD_LOGIC;</p><p>　　CLR:IN STD_LOGIC;</p><p>　　ENA:IN STD_LOGIC;</p><p>　　CQ:OUT STD_LOGIC_VE

113、CTOR(3 DOWNTO 0);</p><p>　　CARRY_OUT:OUT STD_LOGIC);</p><p>　　END CNT10;</p><p>　　ARCHITECTURE ART OF CNT10 IS</p><p>　　SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);</p&g

114、t;<p><b>　　BEGIN </b></p><p>　　U1:PROCESS(CLK,CLR,ENA)</p><p><b>　　BEGIN</b></p><p>　　IF CLR='1' THEN CQI<="0000";</p>&l

115、t;p>　　ELSIF CLK'EVENT AND CLK='1' THEN</p><p>　　IF ENA='1' THEN</p><p>　　IF CQI="1001" THEN CQI<="0000";</p><p>　　ELSE CQI<=CQI+'

116、;1';</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS U1;</p><p>　　U2:P

117、ROCESS(CQI)</p><p><b>　　BEGIN</b></p><p>　　IF CQI="0000" THEN CARRY_OUT<='1';</p><p>　　ELSE CARRY_OUT<='0';</p><p><b>