cmos八輸入與非門(mén)

1、1靜態(tài)cmos8輸入與非門(mén)的性能優(yōu)化實(shí)驗(yàn)?zāi)康模?、通過(guò)對(duì)8輸入與非門(mén)的性能優(yōu)化掌握大扇入組合邏輯電路的設(shè)計(jì)優(yōu)化方法；2、掌握HSPICE等EDA軟件的基本操作；實(shí)驗(yàn)原理：1、大扇入時(shí)的設(shè)計(jì)技術(shù)：①調(diào)整晶體管尺寸；②逐級(jí)加大晶體管尺寸；③重新安排輸入；④重組邏輯結(jié)構(gòu)；2、8輸入與非門(mén)的電路圖：圖1八輸入與非門(mén)電路圖實(shí)驗(yàn)內(nèi)容:實(shí)驗(yàn)采用的軟件為HSPICEC2009.09，工藝庫(kù)文件為MM180_LVT18_V113.LIB（0.18um）。

2、首先我們以WpWn=21的參考反相器為基準(zhǔn)確定八輸入與非門(mén)的WpWn=28。這里我們?nèi)pL=2L=0.18umWnL=8。由書(shū)上的結(jié)論可以得到:“互補(bǔ)CMOS門(mén)的傳播延時(shí)與輸入模式是相關(guān)的?！比绻紤]8輸入與非門(mén)的輸出由低至高的翻轉(zhuǎn)，則有281種情形。顯然要對(duì)它們都進(jìn)行模擬是十分繁瑣的。因此我們僅僅考慮引起最壞情況的輸入組合（A=B=C=D=E=F=G=1，H=1→0至于選該情形的理由將在3中進(jìn)行解釋以下所討論的tpLH如果不特別說(shuō)明

3、均指的是在該情形下）。而對(duì)于輸出由高到低翻轉(zhuǎn)的情形輸入模式類似的也有281種情形，但是如果考慮內(nèi)部節(jié)點(diǎn)（圖1中的節(jié)點(diǎn)1~7）電容的初始狀態(tài)時(shí)，估計(jì)延時(shí)就變得相當(dāng)復(fù)雜。這時(shí)最壞情形發(fā)生在內(nèi)部節(jié)點(diǎn)都被充電至VDDVTH時(shí)，然后通過(guò)下拉網(wǎng)絡(luò)對(duì)負(fù)載電容及各節(jié)點(diǎn)電容進(jìn)行放電。下面我們對(duì)書(shū)上提到的四種設(shè)計(jì)技術(shù)進(jìn)行逐一的驗(yàn)證：1、調(diào)整晶體管尺寸:根據(jù)書(shū)上結(jié)論:”如果負(fù)載電容主要是門(mén)自身的本征電容，則加寬器件只會(huì)增加‘自載’效應(yīng)，對(duì)傳播延時(shí)將不產(chǎn)生影響

4、。只有當(dāng)負(fù)載以扇出為主是放大尺寸才會(huì)起作用?！雹儇?fù)載電容主要是門(mén)自身的本征電容:我們考慮極端情形，即負(fù)載電容就是門(mén)自身的本征電容時(shí)：這里我們?nèi)=0.18umWpL=2、3、4三種情況，對(duì)應(yīng)的WnL=8、12、16。編寫(xiě)的HSPICE網(wǎng)表代碼如下：n.libC:avantiMM180_LVT18_V113.LIBTT.printv(out)v(a).paramwn=4wp3a.利用輸入為A=B=C=D=E=F=G=1H=0→1來(lái)近似等效

5、tpHL的最壞情形是可行的。因?yàn)槲覀兛梢钥吹皆诖饲樾蜗鹿?jié)點(diǎn)1~7的電壓近似都等于VDDVTH。之后的討論在沒(méi)有特地說(shuō)明的情況下我們均用該輸入情形來(lái)近似tpHL的最壞情形。b.當(dāng)我們以參考反相器為標(biāo)準(zhǔn)設(shè)計(jì)8輸入與非門(mén)時(shí)，最壞情形下的tpLH大于tpHL，這時(shí)設(shè)計(jì)的主要矛盾在于減小tpHL。圖3負(fù)載電容為門(mén)自身本征電容時(shí)不同尺寸n的瞬態(tài)響應(yīng)波形圖分析上面波形（圖3）我們可以得到：當(dāng)負(fù)載電容為門(mén)自身本征電容時(shí)，增加晶體管的尺寸tpHL是沒(méi)有減

6、少的。由圖2得到的結(jié)論我們可以近似認(rèn)為此時(shí)是內(nèi)部節(jié)點(diǎn)全部被充電到VDDVTH時(shí)的最壞情形。簡(jiǎn)單作一個(gè)半定量解釋：對(duì)于晶體管導(dǎo)通時(shí)的等效電阻Req隨著晶體管尺寸增大近似線性減小，而節(jié)點(diǎn)電容卻近似線性增大，所以電阻和電容的乘積基本不變，延時(shí)也就不隨尺寸變化。這個(gè)結(jié)論其實(shí)與在反相器實(shí)驗(yàn)中的“本征延時(shí)與反相器的尺寸無(wú)關(guān)”類似。而對(duì)于tpLH我們可以看到，它隨尺寸增大不但沒(méi)有減少反而略有增加，這可以解釋為：在此情形下8個(gè)pmos并聯(lián)構(gòu)成的上拉網(wǎng)絡(luò)

7、只有一個(gè)導(dǎo)通，對(duì)于電阻的變化只有一個(gè)晶體管“貢獻(xiàn)”，但是對(duì)于電容變化卻是8個(gè)晶體管漏端寄生電容共同“貢獻(xiàn)”，這種結(jié)果使得tPLH隨著尺寸增加而略有增大。這樣我們可以得到：當(dāng)負(fù)載電容為門(mén)自身的本征電容時(shí)，增加晶體管尺寸不僅不能改善延時(shí)，反而“晶體管尺寸的增加會(huì)產(chǎn)生較大的寄生電容，這不僅會(huì)增加該門(mén)的傳播延時(shí)，還會(huì)對(duì)前一級(jí)的門(mén)產(chǎn)生較大的負(fù)載?！雹谪?fù)載電容與扇出電容為主時(shí)：這里我們只需對(duì)①中的代碼進(jìn)行稍稍的修改，即在輸出端加一個(gè)相對(duì)于門(mén)自身本征