cmos課程設計報告--低壓cmos帶隙電壓基準源設計

1、<p><b>　　CMOS課程設計</b></p><p>　　---------低壓CMOS帶隙電壓基準源設計 </p><p>　　學院： 信息科學與工程學院 </p><p>　　專業(yè)： 電子科學與技術 </p><p><b>　　設計目的</b><

2、/p><p>　　在模數(shù)轉換器(ADC )、模轉換器(DAC )、數(shù)動態(tài)存儲器 (DRAM ) 、Flash 存儲器等集成電路設計中, 低溫度系數(shù)、低功耗、高電源抑制比 ( PSRR )的基準源 (Reference ) 設計十分關鍵。 隨著深亞微米集成電路技術的不斷發(fā)展, 集成電路的電源電壓越來越低。目前，1. 8 V (0. 18μm ) 和 1. 5 V (0. 15μm ) 的電源電壓已開始廣泛使用, 而 1

3、. 2 V (0. 13μm ) 和 0. 9 V (0. 09μm) 的電源電壓也即將應用于存儲器 (Memory) 及片上系統(tǒng) (SOC ) 設計, 所以研究基于標準 CMOS工藝的低壓基準源設計是十分必要的。</p><p>　　由于帶隙基準源能夠實現(xiàn)高電源抑制比和低溫度系數(shù), 是目前各種基準電壓源電路中性能最佳的基準源電路。</p><p><b>　　設計要求</

4、b></p><p>　　運放放大倍數(shù)大于60db</p><p>　　帶隙基準輸出電壓小于50ppm</p><p><b>　　設計原理</b></p><p>　　1.帶隙基準電壓源的原理</p><p>　　圖 1 (a ) 為帶隙基準電壓源的原理示意圖。雙極晶體管的基極2發(fā)射極電壓

5、 V B E (p n 結二極管的正向電壓) , 具有負溫度系數(shù), 其溫度系數(shù)在室溫下為</p><p>　　- 2. 2 mV/K。而熱電壓VT具有正溫度系數(shù), 其溫度系數(shù)在室溫下為+ 0. 085</p><p>　　mV /K[3]。將VT乘以常數(shù)K并和VB E相加可得到輸出電壓 V REF</p><p>　　V REF = VBE + KVT (1)&l

6、t;/p><p>　　將式(1)對溫度T微分并代入VBE和VT的溫度系數(shù)可求得K ,它使VREF的溫度系數(shù)在理論上為0。VBE受電源電壓變化的影響很小, 因而帶隙基準電壓的輸出電壓受電源的影響也很小。</p><p>　　圖 1 ( b)是典型的CMOS帶隙電壓基準源電路。兩個PNP管Q1、Q2的基極-發(fā)射極電壓差?V BE</p><p>　　?V BE = VBE2

7、 - VBE1 = V T ln(J2/J1) ( 2)</p><p>　　( 2) 式中, J1和J2是流過 Q1 和 Q2 的電流密度。運算放大器的作用使電路處于深度負反饋狀態(tài), 使得節(jié)點1和節(jié)點2的電壓相等。即</p><p>　　V BE2 = I1R 1 + V BE1 (3)△V BE = V BE2 - V BE1 = I1R 1 (4)<

8、/p><p>　　圖 1 傳統(tǒng)的帶隙基準電壓源:</p><p>　　(a) 帶隙基準源原理圖;(b) 典型的帶隙基準源電路</p><p>　　由圖 1 (b) 可得</p><p>　　V REF = V B E2 + I2R 2 (5)通過M 1 和 M 2 的鏡像作用 , 使得I1 和I2相等, 結合式 (4) 和式 (5) 可

9、得 V REF = V B E2 +△V BER2/R1 = V BE2 +V TR2/R 1 ln (J2/J1)</p><p>　　= V BE2 +V TR 2/R 1 ln (A1/A2) (6)(6) 式中, A 1 和 A 2 是Q1和Q2的發(fā)射極面積。比較式 (5) 和 (1 ) , 可得常數(shù) K K =V TR2/R 1 ln (

10、A1/A2) (7)在實際設計中, K 值即為 (7) 式表示。 傳統(tǒng)帶隙基準源結構能輸出比較精確的電壓,但其電源電壓較高 (大于 3 V ) , 且基準輸出電壓范圍有限 (1. 2 V 以上)。 要在 0. 9～ 1. 8 V 的電源電壓下得到 1. 2 V 以下的精確基準電壓, 就必須對基準源結構上進行改進和提高。</p><p>　　

11、2.CMOS帶隙電壓基準源 (BGR)</p><p>　　基于TSMC 0. 35μm CMOS 工藝 (NMOS閾值電壓為 0. 536 V , PMOS 的閾值電壓為- 0. 736V ) , 采用一級溫度補償、電流反饋技術設計的低壓帶隙基準源電路 (BGR ) 如圖 2 所示, 其工作原理與傳統(tǒng)的帶隙基準源電路相似。低壓帶隙基準源的電流源不僅用于提供基準輸出所需的電流, 也用于產(chǎn)生差分放大器所需的電流源偏

12、置電壓, 簡化了電路和版圖設計。為了與 CMOS標準工藝兼容, PN P 管采用集電極接地結構[ 6 ] , Q2 和 Q1 的發(fā)射極面積的比率為 N ,流過 Q1和Q2 的電流相等, 這樣△VBE 就等于V T ln(N )。流過電阻R 1 的電流 I4 是與熱力學溫度成正比的。 流過M 2、M 3、M 4 的電流相等( I1 = I2= I3)。</p><p>　　I1 =V T ln (N )/R 1 +

13、V BE/R3 (8)</p><p>　　電路中溫度補償系數(shù) K通過調節(jié) R 4 的值, 可以調整輸出電壓 V REF 的大小。在電源電壓變化時,M 2、M 3 和M 4 的漏源電壓值保持不變, 與電源電壓無關, 其柵極電壓由運放調節(jié)。為了降低電路的復雜度, 應用電流反饋原理,運放采用簡單的一階運放, 由于 VDD 的變化多于GND 的變化, 故運放的

14、輸入采用 NM O S 的差分對結構 (VDD 和 NM O S 差分對之間有電流源隔離)。因為整個電路在低壓下工作, 故整個電路設計的重點是要保證低壓下運放的正常工作。</p><p>　　由于帶隙基準源存在兩個電路平衡點, 即零點和正常工作點。 當基準源工作在零點時, 節(jié)點 X1、X2 的電壓等于零, 基準源沒有電流產(chǎn)生。啟動電路的目的就是為了避免基準源工作在不必要的零點上。本文設計了圖 2 所示的啟動電路,

15、 電路由 M 11、M 12和M 13構成。當電路工作在零點時,M 13管導通,迅速提高節(jié)點 X1、 X2 的電壓, 產(chǎn)生基準電流, 節(jié)點X1 的電壓通過M 11 和 M 12組成的反相器, 使M 13 管完全截止, 節(jié)點 X1、 X 2 的電壓回落在穩(wěn)定的工作點上, 基準源開始正常工作。</p><p>　　電路的器件參數(shù)如表 1 所示,M 2、M 3、M 4 管的尺寸較大, 是為了降低電路中的 1 /f 噪聲

16、。 電流鏡負載管M 5、M 6 和差分對管M 7、M 8 的寬長比較大,以抑制電路的熱噪聲。 由于電路中的電阻值較大, 故在工藝中用阱電阻實現(xiàn)。電容 C 有助于電路的穩(wěn)定, 同時還可以減小運放的帶寬, 有助于降低噪聲的影響。</p><p><b>　　設計步驟</b></p><p><b>　　1.軟件基本使用</b></p>

17、<p>　　1.1 在命令行中（提示符后，如：ZUEDA22>）鍵入以下命令icfb&↙(回車鍵)，其中& 表示后臺工作。Icfb調出Cadence軟件。</p><p>　　1.2 New菜單項的子菜單下有Library、Cellview兩項。Library項打開New Library窗口，Cellview項打開Create New File窗口，如下圖所示</p>

18、<p><b>　　1.3模擬的設置</b></p><p>　　2.一級運放原理圖的設計</p><p>　　3.運放進行封裝測試</p><p>　　4.最終帶隙基準原理圖設計</p><p><b>　　結果及分析</b></p><p><b>

19、;　　運放結果分析圖</b></p><p>　　基于 T SMC0. 35CMOS工藝的 B sim 3 模型,采用 Hspice 進行仿真。 圖 3 為常溫時, 電源電壓1. 1 V 時 V REF瞬態(tài)特性 (根據(jù) tt- m odel) , 這時整個電路的電流為 50. 7 ΛA。 電源電壓 1. 5 V 時, 常溫下, 應用不同工藝模型, 輸出電壓 V REF 和總電流ITOTAL 如表 2

20、所示。不同的模型, 輸出電壓V REF變化較小, 從表中看出 , 模型變化對輸出電壓 V REF 影響</p><p>　　所設計的帶隙基準源電路總電流低于 52 μA ,圖 2 中電路啟動后,M 11 和 M 12處于弱導通狀態(tài), 流過M 11 和 M 12支路電流為 4. 5 μA , 可通過在M 11 上串加一個常開的倒比 PMOS管, 來降低此支路電流。仿真發(fā)現(xiàn), 電路正常工作時,M 2、M 3、M 4

21、皆處于飽和狀態(tài), 若要進一步降低圖2 中電路的功耗, 可行的方法是通過調整電路中管子的尺寸, 使得M 2、M 3、M 4 工作在亞閾值狀態(tài)。</p><p>　　V REF 的溫度特性, 當溫度在 0～30 °C之間時; 溫度系數(shù)為12ppm ö°C , 溫度 40～ 50°C之間時, 溫度系數(shù)為 22ppm ö°C; 溫度 50～ 60 °C

22、 時, 溫度系數(shù)為 42ppm ö°C。圖 4 (b) 是低壓帶隙基準源輸出 V REF隨電源電壓變化的特性曲線, 當 電 源 電 壓 在 1. 1～2. 9 V 之間變化時, 基準輸出電壓 V REF 是 460. 2±0. 5 mV , 直流電源抑制比是- 59. 8 dB。由于 T SM C 0. 35 μm CM O S 工藝的 NM O S閾值電壓為 0. 536 V , PM O S 的閾值電壓

23、為- 0.736 V , 而 T SM C 0. 25 μm CM O S 工藝的 NM O S和 PM O S 閾值電壓分別為 0. 477 V、 - 0. 596 V ,以本設計的帶隙基準源在采用 0. 25 μm 或 0. 18μm CM O S 工藝實現(xiàn)時, 其電源電壓的工作范圍增大。</p><p><b>　　設計總結</b></p><p>　　為期兩周

24、的課程設計結束了，在這兩周的時間里學到了很多東西。初步學會</p><p>　　Cedence軟件的使用，并鞏固了CMOS集成電路的理論知識。</p><p>　　通過本次親自動手設計帶隙基準電壓電路，我深刻體會到了各種性能之間的折衷，體會到了集成電路設計的復雜性，也感受到了實際操作與書本知識之間的差距，為今后更復雜的設計留下了寶貴的經(jīng)驗。 </p><p&g

25、t;<b>　　參考文獻</b></p><p>　　[1 ] h ttp: ∥public. itrs. netöF ilesö2002U pdateöHom e. pdf[2 ] L evinson M , V isw anathan N , Simp son R.Imp roving reso lution in pho to lithography

26、w ith aphase2 sh ifting m ask [ J ]. IEEE T ransaction onE lectron D evices, 1982; 29: 1 81221 846[3 ] A kem iM oniw a, T suneo T erasaw a, Kyo ji N ak io, etal. H euristic m ethod fo r phase2conflict m inim ization