eda技術(shù)題庫

1、EDA技術(shù)題庫一填空題1.Verilog的基本設(shè)計單元是模塊。它是由兩部分組成，一部分描述接口；另一部分描述邏輯功能，即定義輸入是如何影響輸出的。2.用assign描述的語句我們一般稱之為組合邏輯，并且它們是屬于并行語句，即于語句的書寫次序無關(guān)。而用always描述的語句我們一般稱之為組合邏輯或時序邏輯，并且它們是屬于串行語句，即于語句的書寫有關(guān)。3在case語句中至少要有一條default語句。4.已知x=4’b1001y=4’011

2、0則x的4位補(bǔ)碼為4’b1111，而y的4位的補(bǔ)碼為4’b0110。5.兩個進(jìn)程之間是并行語句。而在Always中的語句則是順序語句。6.綜合是將高層次上描述的電子系統(tǒng)轉(zhuǎn)換為低層次上描述的電子系統(tǒng)，以便于系統(tǒng)的具體硬件實現(xiàn)。綜合器是能自動將高層次的表述（系統(tǒng)級、行為級）轉(zhuǎn)化為低層次的表述（門級、結(jié)構(gòu)級）的計算機(jī)程序7.設(shè)計輸入的方式有原理圖、硬件描述語言、狀態(tài)圖以及波形圖。8.按照仿真的電路描述級別的不同，HDL仿真器可以完成：系統(tǒng)級仿

3、真，行為級仿真，RTL級仿真，門級（時序）仿真。按照仿真是否考慮硬件延時分類，可以分為：功能仿真和時序仿真。仿真器可分為基于元件（邏輯門）仿真器和基于HDL語言的仿真器9.IP核是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊，在EDA技術(shù)中具有十分重要的地位。半導(dǎo)體產(chǎn)業(yè)的IP定義為用于ASIC或FPGA中的預(yù)先設(shè)計好的電路功能模塊。IP分為軟IP、固IP和硬IP。10.可編程邏輯器件PLD是一種通過用戶編程或配置實現(xiàn)所需邏輯功能的邏輯器件，也就是說用戶可以

4、根據(jù)自己的需求，通過EDA開發(fā)技術(shù)對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，重新設(shè)計其邏輯功能11.兩種可編程邏輯結(jié)構(gòu)是基于與或陣列可編程結(jié)構(gòu)（乘積項邏輯可編程結(jié)構(gòu)）、基于SRAM查找表的可編程邏輯結(jié)構(gòu)12.PLD按集成度分類：簡單PLD、復(fù)雜PLD；按結(jié)構(gòu)分類：基于“與或”陣列結(jié)構(gòu)的器件、基于查找表結(jié)構(gòu)的器件；從編程工藝上分類：熔絲型、反熔絲型、EPROM型、EEPROM型、SRAM型、Flash型13.Verilog的端口模式有三種：輸入端口

5、、輸出端口、雙向端口，對應(yīng)的端口定義關(guān)鍵詞分別是：input、output、inout14.Verilog中常用有兩種變量：寄存器型變量（用reg定義）、網(wǎng)線型變量（用wire定義）15.Verilog有兩種賦值方式：阻塞式賦值（=）、非阻塞式賦值（=）16.Verilog有四種循環(huán)語句：f語句、repeat語句、while語句、fever語句17.Verilog的描述風(fēng)格：RTL描述、數(shù)據(jù)流描述、行為描述、結(jié)構(gòu)描述18.從狀態(tài)機(jī)的信號

6、輸出方式上分，有Mealy型和Moe型兩種狀態(tài)機(jī)；從狀態(tài)機(jī)的描述結(jié)構(gòu)上分，有單過程狀態(tài)機(jī)和多過程狀態(tài)機(jī)；從狀態(tài)機(jī)表達(dá)方式上分，有符號化狀態(tài)機(jī)和確定狀態(tài)編碼的狀態(tài)機(jī)；從狀態(tài)機(jī)編碼方式上分，有順序編碼狀態(tài)機(jī)、一位熱碼編碼狀態(tài)機(jī)或其他編碼方式狀態(tài)機(jī)。19.四種簡單邏輯器件：PROM中固定的與陣列，可編程或陣列；PLA是與陣列、或陣列都可編程；PAL中或陣列固定，與陣列可編程；GAL是或陣列、與陣列都可編程，輸入部分增加了輸出邏輯同單元（OLM

7、C）20.CPLD的組成結(jié)構(gòu)：邏輯陣列塊（由邏輯宏單元構(gòu)成）、擴(kuò)展乘積項（共享和并聯(lián)）、可二.簡答題1.簡述自頂向下的設(shè)計方法答：①從自然語言說明到HDL的系統(tǒng)行為描述；②從HDL的系統(tǒng)行為描述到RTL描述；③從RTL描述到邏輯門級描述；④從門級描述到最終可以物理布線實現(xiàn)的底層電路；(以上可以理解成是逐步綜合的過程。)⑤后期設(shè)計還包括涉及硬件實現(xiàn)和測試。2.簡述EDA的設(shè)計流程答：①圖形輸入:a.原理圖b.硬件描述語言c.狀態(tài)圖d.波形

8、圖；②HDL文本輸入；③綜合；④適配；⑤功能仿真與時序仿真；⑥編程下載；⑦硬件測試3.簡述過程語句的執(zhí)行過程答：①由always@引導(dǎo)的過程語句結(jié)構(gòu)是Verilog中最常用和最重要的語句結(jié)構(gòu)。②任何順序語句都必須放在過程語句結(jié)構(gòu)中。③通常要求將過程語句中所有的輸入信號都放在敏感信號表中。(a.用文字連接所有敏感信號。b.用逗號區(qū)分或連接所有敏感信號。c.省略形式，只寫成()，或直接寫成always@，顯然試圖通過選擇性地列入敏感信號來改

9、變邏輯設(shè)計是無效的。)④過程語句的執(zhí)行依賴于敏感信號的變化（發(fā)生事件）。當(dāng)某一敏感信號發(fā)生變化，過程語句被啟動，內(nèi)部的所有順序語句被執(zhí)行一遍，然后返回過程起始端，再次進(jìn)入等待狀態(tài)，直到下一次某一敏感信號發(fā)生變化再次進(jìn)入“啟動運行”狀態(tài)。過程語句結(jié)構(gòu)是一個不斷重復(fù)運行的模塊。⑤一個模塊中可以包含任意個過程語句，過程語句本身屬于并行語句，而由過程引導(dǎo)的各類語句屬于順序語句。4.簡述什么是元件例化答：元件例化就是引入一種連接關(guān)系，將預(yù)先設(shè)計好

10、的元件，與當(dāng)前設(shè)計模塊中的指定端口相連接，從而構(gòu)成層次化的設(shè)計方式。元件例化可以是多層次的，一個調(diào)用了較低層次元件的設(shè)計模塊，也可以被更高層次的設(shè)計模塊調(diào)用，成為高層次設(shè)計模塊中的一個元件。被例化的元件可以以不同的形式出現(xiàn)，可以是Verilog設(shè)計文件，可以是FPGA元件庫中的元件，或者是以別的硬件描述語言設(shè)計的元件，還可以是IP核。5.簡要說明仿真時阻塞賦值與非阻塞賦值的區(qū)別非阻塞（nonblocking)賦值方式(b=a)：b的值被

11、賦成新值a的操作并不是立刻完成的，而是在塊結(jié)束時才完成；塊內(nèi)的多條賦值語句在塊結(jié)束時同時賦值；硬件有對應(yīng)的電路。阻塞（blocking)賦值方式(b=a)：b的值立刻被賦成新值a；完成該賦值語句后才能執(zhí)行下一句的操作；硬件沒有對應(yīng)的電路，因而綜合結(jié)果未知。阻塞賦值是在該語句結(jié)束是立即完成賦值操作；非阻塞賦值是在整個過程塊結(jié)束是才完成賦值操作。6.簡述if語句的幾種主要結(jié)構(gòu)答：①if(條件表達(dá)式)begin語句塊；end②if(條件表達(dá)式