eda技術(shù)及應用教程講義

1、EDA技術(shù)及應用教程講義,王 建 波2002年9月,EDA 講義 王建波,第一章EDA發(fā)展綜述,1、1 CAD與EDA計算機輔助設(shè)計技術(shù)（Computer Aided Design）電子設(shè)計自動化（Electronic Design Automation） 可以說EDA是CAD的高級階段,EDA 講義 王建波,EDA發(fā)展趨勢,自頂向下設(shè)計CAECAD

2、 1975 1980 1985 1990 1995,,,邏輯綜合HDL參數(shù)分析自動測試設(shè)計,電路圖輸入邏輯模擬,PCB版LSI布線設(shè)計,EDA 講義 王建波,1、2 EDA技術(shù)與器件的發(fā)展,1、CAD階段 60-80年代以PCB制作為主2、CAE階段 80-90年代以電路仿真、分 析為代表3、EDA階段 90年代以后以復雜電路設(shè) 計，可編程器件設(shè)計為

3、代表?？梢詰?用IP核，制作ASIC器件。,EDA 講義 王建波,1、3 EDA特征與工具,特征：自頂向下TOP DOWN工具：物理工具（PCB制作等） 邏輯工具（PLD器件設(shè)計）特別是ISP（In System Programmability）和CPLD（Complex Programmable Logic Device）的使用！,,EDA

4、 講義 王建波,1、4 可編程數(shù)字ASIC,ASIC（Application Specific Integrated Circuit）定制淹膜 門陣列 標準單元 PLDPLD（PROM、PAL、GAL、EPLD、CPLD、 FPGA等等）,,,,EDA 講義 王建波,發(fā)展特點,價格不斷降低集成度不斷提高向系統(tǒng)級發(fā)展全新的PLD平臺綠色CPLD

5、出現(xiàn),EDA 講義 王建波,1、5 可編程模擬PLD,Lattice公司于1992年提出ISP技術(shù)并于1999年11月推出模擬PLD。主要用于：1、信號調(diào)理2、信號處理3、信號轉(zhuǎn)換,EDA 講義 王建波,1、6 結(jié)構(gòu)化的硬件描述語言HDL,HDL（Hardware Description Language）ABEL AHDL Verilog HDL VHDL,,,,EDA

6、 講義 王建波,第二章 可編程邏輯器件發(fā)展趨勢,2、1 片上系統(tǒng)（System-On-a-Chip）1、系統(tǒng)集成2、系統(tǒng)存儲3、同步時序4、系統(tǒng)接口,EDA 講義 王建波,2、2 片上系統(tǒng)的設(shè)計問題,1、IP（Intelligent Property）核重用2、形式驗證3、測試基準4、可再配置計算5、布局規(guī)劃6、核心設(shè)計,EDA 講義 王建波,2、3基于IP模塊的片上系統(tǒng)設(shè)計技術(shù),1、片上系

7、統(tǒng)和IP模塊2、片上系統(tǒng)設(shè)計方法的發(fā)展趨勢3、硬件IP模塊4、系統(tǒng)芯片展望,EDA 講義 王建波,2、4可編程模擬器件,2、5混合可編程器件1、混合信號SOC2、實際存在的問題3、新創(chuàng)意、新思想,EDA 講義 王建波,第三章 可編程邏輯器件基本原理 3、1概述,PLD（Programmable Logic Device）一、基本結(jié)構(gòu)1、結(jié)構(gòu):由與、或陣列和I/O結(jié)構(gòu)等組成。（見圖P3、1）2、PLD

8、單元電路表示（見圖P3、2）二、PLD分類,EDA 講義 王建波,1、按照與、或陣列可編程分類A、與門固定、或門可編程B、或門固定、與門可編程C、與門、或門均可編程2、按照集成度分類3、按照編程工藝分類A、熔絲和反熔絲工藝器件B、浮柵編程器件C、SRAM編程器件,EDA 講義 王建波,3、2 PAL器件一、概述PAL（Programmable Array Logic）二、內(nèi)部電路結(jié)構(gòu)三、PAL器件

9、的開發(fā),EDA 講義 王建波,3、3 GAL器件一、GAL器件概述（Generic Array Logic）1、器件特點可以反復編程使用2、分類與參數(shù)二、普通型GAL器件1、內(nèi)部電路結(jié)構(gòu)2、輸出邏輯宏單元（OLMC）OLMC（Output Logic Macro Cell）可以實現(xiàn)軟件進行的多種配置輸出形式,EDA 講義 王建波,三、OLMC的輸出結(jié)構(gòu)類型1、簡單模式2、復合模式3、寄存器模式（

10、時序電路基本結(jié)構(gòu)）四、GAL器件的開發(fā)與編程1、硬件條件：編程器和計算機2、軟件條件：可編程器件編譯軟件如：ABEL，F(xiàn)USEMAP等等,EDA 講義 王建波,第四章、Lattice 公司可編程器件介紹4、1 ISP器件概述,4、2高密度ISP-PLD器件一、ispLSI器件結(jié)構(gòu)原理1、集總布線區(qū)GRP（Global Routing Pool）完成信號互連2、萬能邏輯塊GLB（Generic Logic B

11、lock）可編程陣列3、輸出布線區(qū)ORP（Output Routing Pool）輸出配置區(qū),EDA 講義 王建波,4、輸入輸出單元IOC（I/O Cell）5、巨型塊（Megablock）包括8個GLB，1個ORP，16個IOC和兩個專用I/O6、時鐘分配單元二、在系統(tǒng)編程1、各種狀態(tài)2、實現(xiàn)方式3、編程組態(tài)與接口,EDA 講義 王建波,,4、3低密度ISP-PLD原理4、4 ISP-GDS

12、原理一、ispGDS（Generic Digital Switch）器件介紹用于靈活配置連接狀態(tài)的器件二、ispGDS器件編程與使用,語言描述,軟件編譯,編程、使用,,,EDA 講義 王建波,4、5 ispGDX在系統(tǒng)可編程開關(guān)陣列,用于復雜數(shù)字電路的快速連接4、6 ispPAC可編程模擬器件一、基本組成和特點二、結(jié)構(gòu)三、應用用于模擬信號調(diào)理、放大、選頻、數(shù)學運算等等。,EDA 講義 王建波,4、

13、7Lattice公司ISP-PLD器件的性能,4、8Lattice/Vantis公司CPLD簡介,EDA 講義 王建波,第8章硬件描述語言,8、1 HDL概述一、HDL概述HDL（Hardware Description Language）ABEL AHDL Verilog HDL VHDL,,,,EDA 講義 王建波,二、語言特點1、自頂向下TOP DOWN2、

14、采用ASIC芯片3、預測仿真4、降低設(shè)計難度三、HDL語言優(yōu)點8、2 VHDL與Verilog HDL 的比較,,EDA 講義 王建波,第 9 章VHDL,9、1 VHDL語言基礎(chǔ)一、基本語法1、源文件由各種語句構(gòu)成2、關(guān)鍵字、標識符、常量之間至少要一個空格隔開3、常數(shù)要區(qū)分大小寫4、每行換行有結(jié)束標志。5、注釋文字以雙劃線“--”開始，直到行結(jié)尾,EDA 講義 王建波,二、標識符、數(shù)據(jù)對象、數(shù)據(jù)

15、類型和屬性1、標識符（分短標識符和擴展標識符）語法規(guī)定：必須以英文字母開頭英文字母、數(shù)字（0-9）和下劃線都是有效字符標識符不區(qū)分大小寫下劃線“_”的前后都必須有英文或者數(shù)字合法標識符舉例S_ABCD，sig17，abc_efg非法標識符舉例S-ABCD，17sig，abc_，_now,EDA 講義 王建波,2、數(shù)據(jù)對象包括常量（CONSTANT）、變量（VARIABLE）、信號（SIGNAL）和文件（FI

16、LE）四種（1）常量（CONSTANT）：在文件中對某常數(shù)賦予一個固定的值。通常在程序開始處賦值，數(shù)據(jù)類型在說明語句中說明。其格式為：CONSTANT 常數(shù)名：數(shù)據(jù)類型：=表達式；例如：CONSTANT VCC：REAL：=5.0；CONSTANT Fbus：BIT_VECTOR：=“1011”；CONSTANT Delay：TIME：10ns；它的使用范圍取決于它定義的位置，可以用于全局、局部結(jié)構(gòu)體等等。,EDA

17、 講義 王建波,（2）變量（VARIABLE）程序中的立即賦值量，它只能在進程和子程序中使用，不能帶出當前單元且賦值立即生效。其格式為：VARIABLE 變量名：數(shù)據(jù)類型：約束條件：=初始值；例如：VARIABLE n：INTEGER RANGE 0 TO 15：=2；也可以在語句后面緊跟變量賦值語句。格式為：目標變量名：=表達式；例如：VARIABLE a，b：=REAL；VARIABLE x，y：BI

18、T_VECTOR（0 TO 7）；則可以有以下合法賦值語句：,EDA 講義 王建波,x：=y； --運算表達式賦值b：=a+1；a：=100； --實數(shù)型賦值y：=“0101101” --位矢量賦值x（2 TO 4）：=（‘1’ ，‘0’ ，‘1’ ）；--段賦值x（0 TO 2）：=y（5 TO 7

19、）；x（6）：=‘1’； --位賦值（3）信號（SIGNAL）信號是電路內(nèi)部連接的抽象。作為實體信息交流的通道。定義格式為：SIGNAL 信號名：數(shù)據(jù)類型：約束條件：=表達式；例如：SIGEAL gnd：BIT：=‘0’；定義一個單值信號gnd，數(shù)據(jù)類型是位BIT，信號初始值為0。,EDA 講義 王建波,SIGNAL data：STD_LOGIC_VECTOR（7 DOWENT

20、O 0）；該句定義一個位矢量信號（總線）data，數(shù)據(jù)類型是標準位矢量STD_LOGIC_VECTOR，共有8個元素。定義完信號類型和表達方式后，還可以對信號進行賦值。其格式為：目標信號名<=表達式；例如：x<=y;a<=‘1’;s1<=s2 AFTER 10 ns； --關(guān)鍵字AFTER后面是延遲時間（4）信號和變量的區(qū)別信號賦值有延時，變量沒有進程對變量敏感而對信號不敏感信

21、號在硬件中有對應的關(guān)系，而變量沒有,EDA 講義 王建波,3、數(shù)據(jù)類型（1）基本數(shù)據(jù)類型（表9、1）A、整數(shù)型（INTEGER） 代表正整數(shù)、負整數(shù)和零，與算術(shù)整數(shù)相似，可以進行“+” 、“-” 、“*” 、“/” 運算，不能用于邏輯運算。例如：10E4 --10進制整數(shù)12456 --10進制整數(shù)16#E8#

22、 --16進制整數(shù)2#010110# --2進制整數(shù)8#746# --8進制整數(shù),EDA 講義 王建波,B、實數(shù)（REAL） 類似于數(shù)學的實數(shù)，或稱浮點數(shù)，書寫要有小數(shù)點。2.0 --10進制實數(shù)535.78 --10進制實數(shù)8#65.6#e+4

23、 --8進制實數(shù)36.5e-4 --10進制實數(shù)C、位（BIT） 通常是表示信號，取值“1”或者“0”D、位矢量（BIT_VECTOR）用雙引號括起來的一組位數(shù)據(jù)，使用時必須注明位寬度例如：SIGNAL a：BIT_VECTOR（7 TO 0）表明是一個8位寬度、高位在前的矢量,EDA 講義 王建波,E、布爾量（BOOLEAN）表示真假的

24、數(shù)據(jù)定義布爾量的格式為： TYPE BOOLEAN IS （FALSE，TRUE）F、字符 （CHARACTER）用單引號‘’引起來的符號，如‘K’， ‘9’等等G、字符串（STRING）用雙引號“”引起來的字符序列，如“ABCD”H、時間（TIME）這是VHDL中唯一預先定義的物理量。比如：342 ns（至少要隔開1個空格）I、錯誤等級（SEVERITY LEVEL）用于表征系統(tǒng)的狀態(tài)，一共有四種

25、可能：,EDA 講義 王建波,NOTE（注意）WARNING（警告）ERROR（錯誤）FAILUER（失敗）（2）用戶自定義數(shù)據(jù)類型枚舉類型（ENUMERATED）整數(shù)類型（INTEGER）數(shù)組類型（ARRAY）紀錄類型（RECORD）存取類型（ACCESS）文件類型（FILE）時間類型（TIME）實數(shù)類型（REAL）,EDA 講義 王建波,4、屬性表示數(shù)值、信號、數(shù)據(jù)格式、數(shù)據(jù)范圍及函數(shù)等屬性

26、的。三、運算符（操作符）見表9、2使用中注意數(shù)據(jù)類型要匹配，且注意優(yōu)先級關(guān)系：,,EDA 講義 王建波,9、2 VHDL語句,包括順序處理語句和并行處理語句并行語句作為一個整體運算，程序中被激活的語句都執(zhí)行。順序語句則按照程序書寫順序來執(zhí)行。順序語句只能用于進程或子程序中，用來定義進程或子程序的算法。順序語句可以進行算術(shù)、邏輯運算，信號和變量的賦值，子程序的調(diào)用，可以進行條件控制和迭代。一、常用順序處理語句1、變量賦

27、值語句格式為：變量賦值目標：=賦值表達式,EDA 講義 王建波,例如： SIGNAL s:BIT :=‘0’； PROCESS (S) VARIABLE count：INTEGER：=‘0’；--變量說明 BEGIN count：=count+1； END PROCESS；2、信號帶入語句

28、作為全局信號帶入的語句，其格式為：目標信號量<=信號量表達式3、IF語句（流程控制語句）有3種表示結(jié)構(gòu),EDA 講義 王建波,IF條件THEN順序語句 END IF如：IF（SET=‘1’）THEN C<=B END IF；IF 條件THEN順序語句 ELSE 順序語句 END IF如：二選一電路...... IF(sel

29、=‘1’)THEN c<=a; ELSE c<=b; END IF,EDA 講義 王建波,IF 條件1THEN順序語句1 ELSIF條件2 THEN順序語句2 ...... ELSIF 條件n THEN順序語句n ELSE順序語句n+1 END IF4、選擇語句CASE格式：CASE 表達式 IS WHEN條件

30、表達式=>順序語句 ...... WHEN別的條件表達式=>順序語句 END CASE；,EDA 講義 王建波,5、LOOP語句兩種格式（1）FOR循環(huán)變量[標號]：FOR 循環(huán)變量IN循環(huán)次數(shù)范圍LOOP循環(huán)處理語句（2）WHILE條件[標號]： WHILE條件LOOP順序處理語句； END LOOP[標號]；6、NEXT語句

31、用于LOOP語句中用以跳出本次循環(huán)至標號所在位置。格式為：NEXT[標號][WHEN 條件]；7、EXIT語句,EDA 講義 王建波,用于LOOP語句中用以跳出本次循環(huán)至標號所在位置。格式為： EXIT[標號][WHEN 條件]；8、NULL語句空語句，引入至下一個語句用格式：NULL；9、RETURN語句子程序結(jié)束返回主程序的語句，有兩種格式：RETURN --第一種

32、格式RETURN 表達式 --第二種格式10、REPORT語句11、ASSERT語句12、過程調(diào)用語句,EDA 講義 王建波,13、WAIT語句也是條件控制語句。見P181包括四種情況：WAIT； --無限等待WAIT ON； --敏感信號量變化WAIT UNTIL； --條件滿足WAIT FOR； --時間到二、子程序 可以用于重復

33、性的設(shè)計任務。子程序被調(diào)用時，首先要初始化，執(zhí)行處理功能后，將處理結(jié)果傳遞個主程序。子程序內(nèi)部值不能保持。子程序有兩種類型：過程（PROCEDURE）和函數(shù)（FUNCTION）,EDA 講義 王建波,1、過程（PROCEDURE）子程序A、過程的說明格式（僅限于這一局部有效）PROCEDURE 過程名（接口表）；例如： PROCEDURE convt （zin：IN STD_LOGIC_VECTOR；

34、 qout：INOUT INTEGER）； .......B、過程體的編寫格式：PROCEDURE 過程名（接口名） IS [說明語句]； BEGIN 順序處理語句；

35、 END 過程名；,EDA 講義 王建波,2、函數(shù)（ FUNCTION ）子程序VHDL中有現(xiàn)成的函數(shù)庫，也可以用戶定義，定義后可以反復使用。A、函數(shù)說明格式：FUNCTION 函數(shù)名（接口表）RETURN 數(shù)據(jù)類型；例如： FUNCTION max（a：STD_LOGIC_VECTOR； b： STD_LOGIC

36、_VECTOR ） ......B、函數(shù)體的格式FUNCTION 函數(shù)名（接口表）RETURN 數(shù)據(jù)類型 IS [說明語句]； BEGIN 順序處理語句； END 函數(shù)名；,EDA 講義 王建波,四、VHDL并行語句并

37、行語句在結(jié)構(gòu)體執(zhí)行是同時并發(fā)進行的，其書寫次序與執(zhí)行順序沒有關(guān)系。并行語句在結(jié)構(gòu)體里面的位置是：ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 IS 說明語句BEGIN 并行語句END ARCHITECTURE 結(jié)構(gòu)體名；,EDA 講義 王建波,主要的并行語句有：PROCESS

38、 --進程語句CONCURRENT SIGNAL ASSIGNMENT --并行信號帶入語句CONDITIONAL SIGNAL ASSIGNMENT --條件信號帶入語句SELECTIVE SIGNAL ASSIGNMENT --選擇信號帶入語句CONCURRENT PROCEDURE CALL --并

39、發(fā)過程調(diào)用語句BLOCK --塊語句ASSERT --并行斷言語句GENERATE --生成語句COMPONENT_INSTANT

40、 --元件例化語句1、并行信號帶入語句語法格式：信號量<=敏感信號量表達式；A、并發(fā)信號帶入語句,EDA 講義 王建波,例如：......PROCESS(a,b)BEGINOUT1<=a+b;END PROCRSSB、條件信號帶入語句格式：（見書）當WHEN的條件為真時，將表達式賦給目標信號條件表達式結(jié)果應為布爾值如果有多個條件賦值語句，每一賦值條件按照書

41、寫的先后順序逐項執(zhí)行最后一項條件表達式可以不跟條件子句，即上面條件都不滿足時，自動賦值給它。,EDA 講義 王建波,C、選擇信號賦值語句格式：（見書）注意：該語句不能在進程中使用，為并發(fā)執(zhí)行語句不允許出現(xiàn)條件重疊的現(xiàn)象選擇不允許出現(xiàn)條件涵蓋不全的現(xiàn)象2、進程語句特點：多進程之間并行執(zhí)行，并可以存取實體或者結(jié)構(gòu)體中定義的信號各進程之間通過信號傳遞進行通信進程結(jié)構(gòu)內(nèi)部所有語句都是順序執(zhí)行的進程啟動是由敏感信號

42、表中信號的變化激活的?；蛘遅AIT語句激活。,EDA 講義 王建波,結(jié)構(gòu)格式：[進程標號]：PROCESS（[敏感信號表]） [說明語句]； BEGIN 順序語句； END PROCESS[進程標號]例如： ......P1：PROCESS BE

43、GIN WAIT ON a； WAIT ON b； WAIT FOR 10 ns； WAIT ； END ARCHITECTURE,EDA 講義 王建波,在上面的例子中，當執(zhí)行完畢后如果敏感信號發(fā)生變化或者WAIT的條件再次滿足時，程序?qū)⒅貜蛨?zhí)行。3、并行斷言語句主要用于程序仿真、調(diào)試

44、中的人機對話。書寫格式為： ASSERT 條件[REPORT 報告信息] [SEVERITY 出錯級別]條件為真，則執(zhí)行下一語句，否則給出指定的提示信息。注意：報告信息必須用“”括起來的字符串出錯級別只能是四種（P180）REPORT的默認報告信息為ASSERT VIOLATION SEVERITY的默認報告信息為ERROR并行語句可以放在實體、結(jié)構(gòu)體和進程中。放在任何一個需要觀察、調(diào)試的地方,EDA 講義

45、 王建波,4、生成語句（GENERATE）生成多個相同的結(jié)構(gòu)，如塊陣列、元件例化或進程兩種書寫格式：A、[標號：]FOR 循環(huán)變量 i IN 取值范圍 GENERATE 說明部分； BEGIN 并行語句 END GENERATE；B、[標號：]IF 條件 GENERATE

46、 說明部分； 并行語句 END GENERATE；見P184例,EDA 講義 王建波,5、塊語句將許多并行語句包裝在一起，成為一個塊。格式為：（P185）舉例：（P185）五、包集合的編寫 程序包是為了使已經(jīng)定義的常數(shù)，數(shù)據(jù)類型、元件調(diào)用說明以及子程序能夠被更多的VHDL訪問實體方便的訪問和共享。程序包由兩部分構(gòu)成：程序包首和程序

47、包體。包首定義接口，聲明包中的類型、元件、函數(shù)和子程序。包體定義程序包實際功能。六、元件及元件調(diào)用,EDA 講義 王建波,9、3 VHDL程序設(shè)計基礎(chǔ)一、VHDL的基本結(jié)構(gòu)包括實體（ENTITY）結(jié)構(gòu)體（ARCHITECTURE）配置（CONFIGURATION）包集合（PACKAGE）庫（LIBRARY）,EDA 講義 王建波,(一)庫說明 LIBRARY1、庫的使用 放在實體單元的前面，每

48、一個實體對應一個庫說明。通常庫以程序包集合的方式存在。，具體調(diào)用的是程序包的內(nèi)容。庫應用格式：（一般和USE語句連用）LIBRARY 庫名； USE語句說明庫中的程序包，這樣所說明的實體就可以訪問或者調(diào)用。USE語句的應用格式：USE庫名.程序包名.項目名；USE庫名.程序包名.ALL；,EDA 講義 王建波,第一種語句格式作用是向本設(shè)計實體開放指定庫中的特定程序包內(nèi)的所選定項目。第二種語句格式的作用是向本設(shè)

49、計實體開放指定庫中的特定程序包內(nèi)所有的內(nèi)容。例如： LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_1164.STD_ULOGIC;在第一個語句中表明打開IEEE庫中的STD_LOGIC_1164程序包，并向后面的實體全部開放。第二個語句開放了STD_LOGIC_1164程序包里面的STD_ULOGIC數(shù)據(jù)類型。,EDA 講義

50、 王建波,當一個程序中有兩個及以上的實體時，庫說明語句應該重復書寫。2、庫的分類A、IEEE庫包括STD_LOGIC_1164，NUMERIC_BIT， NUMERIC_STD等程序包。另外STD_LOGIC_ARITH，STD_LOGIC_SIGNED和STD_LOGIC_UNSIGNEDB、STD庫包括STANDARD和TEXTIO程序包對于STANDARD程序包VHDL中不用聲明直接使用

51、對于TEXTIO程序包必須先聲明如下：,EDA 講義 王建波,LIBRARY STD；USE STD.TEXTIO.ALLC、面向ASIC的庫（如VITAL庫等等）D、WORK庫現(xiàn)行正在使用的庫，不需聲明。E、用戶自行定義的庫用戶自行建立的公共包集合，使用時需要聲明（二）實體說明ENTITY作用：描述設(shè)計實體與外部電路接口的表層單元。 通常用于信號名、管腳的說明。,EDA 講義 王建

52、波,實體結(jié)構(gòu)：ENTITY 實體名 IS [GENERIC（類屬表）；] [PORT（端口表）；] [實體說明部分]END ENTITY 實體名；這是程序中不可缺少的部分1、類屬說明（GENERIC）它為實體組織中的可選項，位于端口說明之前。格式為：GENERIC [CONSTANT] 名字表：[IN]子類型標志[：=靜態(tài)表達式，...],EDA 講義

53、 王建波,例如：GENERIC（trise，tfall：TIME：=1 ns； addrwidth：INTEGER：=16）； PORT（a0，a1：IN STD_LOGIC； ......2、端口說明（PORT）通信接口描述。也可以被賦值，也可以當作變量用在邏輯表達式中。書寫格式：PORT（端口名：端口模式 數(shù)據(jù)類型； 端口名

54、：端口模式 數(shù)據(jù)類型； ......）；,EDA 講義 王建波,數(shù)據(jù)類型有：布爾型（BOOLEAN）、位型（BIT）、位矢量（BIT_VECTOR）和整數(shù)型（INTEGER）端口模式有：,EDA 講義 王建波,（三）結(jié)構(gòu)體ARCHITECTURE作用：又稱構(gòu)造體，具體指明基本設(shè)計單元的行為、元件及內(nèi)部連接關(guān)系。結(jié)構(gòu)體對其基本設(shè)計單元的輸入和輸出關(guān)系可以用三種方式進行描述：

55、即行為描述BEHAVIORAL（基本設(shè)計單元的數(shù)學模型）、寄存器傳輸描述DATAFLOW（數(shù)據(jù)流描述）、結(jié)構(gòu)描述STRUCTURE（邏輯元件連接描述）每個實體可以有多個結(jié)構(gòu)體分別描述不同的內(nèi)容,EDA 講義 王建波,結(jié)構(gòu)體語句格式： ARCHITECTURE 結(jié)構(gòu)體名 OF 實體名 IS [定義語句] BEGIN [功能描述語句] END 結(jié)構(gòu)體名；1、結(jié)構(gòu)體名

56、 通常用BEHAVIORAL（行為）、DATAFLOW（數(shù)據(jù)流）、STRUCTURE（結(jié)構(gòu)）命名。這樣閱讀理解方便。,EDA 講義 王建波,2、結(jié)構(gòu)體定義語句 必須放在關(guān)鍵字ARCHITECTURE和BEGIN之間，對于結(jié)構(gòu)體內(nèi)部要使用的信號、常數(shù)、數(shù)據(jù)類型、元件、函數(shù)和過程等加以說明。3、功能描述語句 必須位于關(guān)鍵字BEGIN和END之間，具體描述了構(gòu)造體的行為及連接關(guān)系?？梢圆捎?種不同類型的描述

57、語句來描述：塊語句（BLOCK）進程語句（PROCESS）信號賦值語句子程序調(diào)用語句元件例化語句,EDA 講義 王建波,（四）配置作用：描述層與層之間的連接關(guān)系以及實體與結(jié)構(gòu)體之間的連接關(guān)系?；靖袷剑篊ONFIGURATION 配置名 OF 實體名 IS 配置說明END 配置名；1、配置類型A、默認配置默認配置選用不含有塊（BLOCK）和元件（COMPONENT）安裝語句的設(shè)

58、計程序。其書寫格式為：,EDA 講義 王建波,CONFIGURATION 配置名 OF 實體名 IS FOR 選配構(gòu)造體名 END FOR；END 配置名；2、塊配置對于含有塊語句的結(jié)構(gòu)體進行配置。書寫格式：CONFIGURATION 配置名 OF 實體名 IS FOR 結(jié)構(gòu)體名 FOR 塊名

59、 END FOR； END FOR；END 配置名；,EDA 講義 王建波,3、結(jié)構(gòu)體配置4、直接例化二、基本電路單元設(shè)計（一）組合邏輯電路1、基本門電路2、比較器、數(shù)據(jù)選擇器、編碼譯碼器3、加法器和算術(shù)邏輯運算單元,EDA 講義 王建波,（二）時序電路設(shè)計1、時鐘信號(兩種情況)2、時鐘信號的描述A、用進程PROCESS語句描述格式：PROCESS（時鐘信號[，其它

60、敏感信號]）BEGIN IF 時鐘信號邊沿表達式 THEN {語句；} END IF；END PROCESS；,,,,,,,,,,,CLK=‘1’,,,CLK`EVENT,CLK`LAST_EVENT=‘0’,CLK=‘0’,,CLK`EVENT,CLK`LAST_EVENT=‘1’,,EDA 講義 王建波,B、用WAIT語句格式：見P213注意：無論是IF語句還是WAIT

61、 ON語句，對時鐘邊沿的描述一定要說明是上升沿還是下降沿。WAIT ON語句，只能放在進程的最后面或者最前面。當時鐘信號作為進程敏感信號時，敏感信號表中不能出現(xiàn)一個以上的時鐘信號。（復位或其它信號除外）3、復位信號A、同步復位見P213B、異步復位見P214,EDA 講義 王建波,首先，在進程敏感信號表中加入復位信號其次，用IF語句描述復位條件最后，利用ELSE段描述時鐘邊沿條件（二）基本觸發(fā)器（三）計數(shù)