版權(quán)說(shuō)明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)
文檔簡(jiǎn)介
1、基于VHDL的異步串行通信電路設(shè)計(jì)1引言隨著電子技術(shù)的發(fā)展,現(xiàn)場(chǎng)可編程門陣列FPGA和復(fù)雜可編程邏輯器件CPLD的出現(xiàn),使得電子系統(tǒng)的設(shè)計(jì)者利用與器件相應(yīng)的電子CAD軟件,在實(shí)驗(yàn)室里就可以設(shè)計(jì)自己的專用集成電路ASIC器件。這種可編程ASIC不僅使設(shè)計(jì)的產(chǎn)品達(dá)到小型化、集成化和高可靠性,而且器件具有用戶可編程特性,大大縮短了設(shè)計(jì)周期,減少了設(shè)計(jì)費(fèi)用,降低了設(shè)計(jì)風(fēng)險(xiǎn)。目前數(shù)字系統(tǒng)的設(shè)計(jì)可以直接面向用戶需求,根據(jù)系統(tǒng)的行為和功能要求,自上至
2、下地逐層完成相應(yīng)的描述﹑綜合﹑優(yōu)化﹑仿真與驗(yàn)證,直到生成器件,實(shí)現(xiàn)電子設(shè)計(jì)自動(dòng)化。其中電子設(shè)計(jì)自動(dòng)化(EDA)的關(guān)鍵技術(shù)之一就是可以用硬件描述語(yǔ)言(HDL)來(lái)描述硬件電路。VHDL是用來(lái)描述從抽象到具體級(jí)別硬件的工業(yè)標(biāo)準(zhǔn)語(yǔ)言,它是由美國(guó)國(guó)防部在80年代開發(fā)的HDL現(xiàn)在已成為IEEE承認(rèn)的標(biāo)準(zhǔn)硬件描述語(yǔ)言。VHDL支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測(cè)試,以及硬件設(shè)計(jì)數(shù)據(jù)的交換、維護(hù)、修改和硬件的實(shí)現(xiàn),具有描述能力強(qiáng)、生命周期長(zhǎng)、支持大規(guī)模設(shè)計(jì)的
3、分解和已有設(shè)計(jì)的再利用等優(yōu)點(diǎn)。利用VHDL這些優(yōu)點(diǎn)和先進(jìn)的EDA工具,根據(jù)具體的實(shí)際要求,我們可以自己來(lái)設(shè)計(jì)串口異步通信電路。廣告插播信息廣告插播信息維庫(kù)最新熱賣芯片:EL1501CMEL7457CULT1640ALCS8LTC1439CGMAX241EEAIAD9203ARUZQMV72DP5IRF7459MAX706CPAPBL3770A2串口異步通信的幀格式和波特率2.1串行異步通信的幀格式在串行異步通信中,數(shù)據(jù)位是以字符為傳送單
4、位,數(shù)據(jù)位的前、后要有起始位、停止位,另外可以在停止位的前面加上一個(gè)比特位(bit)的校驗(yàn)位。其幀格式如圖1所示。起始位是一個(gè)邏輯0,總是加在每一幀的開始,為的是提醒數(shù)據(jù)接收設(shè)備接收數(shù)據(jù),在接收數(shù)據(jù)位過(guò)程中又被分離出去。數(shù)據(jù)位根據(jù)串行通信協(xié)議,允許傳輸?shù)淖址L(zhǎng)度可以為5、6、7或8位。通常數(shù)據(jù)位為7位或8位,如果要傳輸非II數(shù)據(jù)(假如使用擴(kuò)展字符設(shè)置的文本或者二進(jìn)制數(shù)據(jù)),數(shù)據(jù)位格式architecturecom_arcofcomisb
5、eginprocess(clk)variablecount:integerrange0to9:=0beginifen=0thencount:=0serial=1elsifrising_edge(clk)thenifcount=9thenserial=Send_data(9)elseserial=Send_data(count)count:=count1endifendifendprocessendcom_arc其中,Send_data(
6、0to9)表示需要發(fā)送的數(shù)據(jù)幀,發(fā)送時(shí),開始位Send_data(0)必須為邏輯0,停止位Send_data(9)必須為邏輯1,否者與硬件電路連接的設(shè)備接收到的數(shù)據(jù)會(huì)出現(xiàn)錯(cuò)誤。在發(fā)送每一幀之前,首先給輸入端en一個(gè)低電平脈沖,讓電路復(fù)位(count置0),然后開始發(fā)送。變量count在進(jìn)程中用來(lái)記錄發(fā)送的數(shù)據(jù)數(shù)目,當(dāng)數(shù)據(jù)幀發(fā)送完后,發(fā)送端就一直發(fā)送停止位(邏輯1)。3.3時(shí)序仿真選EDA工具,對(duì)VHDL源程序編譯。用的是Altera公司
溫馨提示
- 1. 本站所有資源如無(wú)特殊說(shuō)明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
- 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
- 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽,若沒(méi)有圖紙預(yù)覽就沒(méi)有圖紙。
- 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
- 5. 眾賞文庫(kù)僅提供信息存儲(chǔ)空間,僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
- 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請(qǐng)與我們聯(lián)系,我們立即糾正。
- 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。
最新文檔
- 串行異步通信程序設(shè)計(jì)
- vhdl課程設(shè)計(jì)---樂(lè)曲演奏電路設(shè)計(jì)
- 異步集成電路設(shè)計(jì)技術(shù)及單元電路設(shè)計(jì)研究.pdf
- 基于fpga的異步串行通信
- 基于usb2.0的高速串行通信接口電路設(shè)計(jì)技術(shù)研究
- 用vhdl語(yǔ)言在cpld上實(shí)現(xiàn)串行通信
- 1.2gbps串行通信中的時(shí)鐘與數(shù)據(jù)恢復(fù)電路設(shè)計(jì)
- 異步電路設(shè)計(jì)方法學(xué)研究.pdf
- 超低功耗異步電路設(shè)計(jì)研究.pdf
- 異步集成電路設(shè)計(jì)方法研究.pdf
- 基于vhdl的自動(dòng)售貨機(jī)控制電路設(shè)計(jì)
- 基于vhdl的音樂(lè)演奏電路設(shè)計(jì)開發(fā)【畢業(yè)設(shè)計(jì)】
- 基于vhdl的音樂(lè)演奏電路設(shè)計(jì)開發(fā)【文獻(xiàn)綜述】
- 基于vhdl的音樂(lè)演奏電路設(shè)計(jì)開發(fā)【開題報(bào)告】
- 基于Balsa的異步電路設(shè)計(jì)方法研究.pdf
- 基于Petri網(wǎng)的異步電路設(shè)計(jì)研究.pdf
- 低功耗異步FFT電路設(shè)計(jì)與實(shí)現(xiàn).pdf
- vhdl數(shù)字電路設(shè)計(jì)教程第章習(xí)題參考答案
- 基于fpga的串口通信電路設(shè)計(jì)
- 基于fpga的i2c串行總線接口電路設(shè)計(jì)
評(píng)論
0/150
提交評(píng)論