高性能微處理器浮點(diǎn)乘加單元的研究.pdf

1、浮點(diǎn)運(yùn)算中，使用頻率最高的兩種典型操作分別是浮點(diǎn)乘法和浮點(diǎn)加法。浮點(diǎn)融合乘加單元（FMA）因其一條指令能同時(shí)完成浮點(diǎn)乘加操作這一明顯的優(yōu)勢(shì)，使計(jì)算機(jī)浮點(diǎn)計(jì)算性能得以顯著的提升。然而，在進(jìn)行獨(dú)立的浮點(diǎn)加法和浮點(diǎn)乘法運(yùn)算時(shí)，浮點(diǎn)融合乘加單元?jiǎng)t會(huì)增加對(duì)其獨(dú)立運(yùn)算的操作延時(shí)，對(duì)性能產(chǎn)生影響。因此，分別浮點(diǎn)融合乘加器和分離浮點(diǎn)乘加器進(jìn)行研究具有重要的現(xiàn)實(shí)意義。
　　本文分別對(duì)浮點(diǎn)融合乘加（FMA）單元和分離浮點(diǎn)乘加單元進(jìn)行了設(shè)計(jì)與實(shí)現(xiàn)。對(duì)兩

2、種浮點(diǎn)乘加單元的優(yōu)缺點(diǎn)進(jìn)行了分析，旨在實(shí)現(xiàn)面向高性能計(jì)算的高性能浮點(diǎn)乘加單元。通過(guò)對(duì)浮點(diǎn)運(yùn)算中浮點(diǎn)乘加單元以及關(guān)鍵模塊的研究與分析，并對(duì)兩種結(jié)構(gòu)的單元加以實(shí)現(xiàn)并進(jìn)行驗(yàn)證比較，本文研究?jī)?nèi)容主要包括如下幾點(diǎn)：
　　1)對(duì)浮點(diǎn)融合乘加單元以及分離浮點(diǎn)乘加單元的整體架構(gòu)以及關(guān)鍵模塊進(jìn)行了較為深入的研究與分析，并對(duì)兩種架構(gòu)的乘加單元的相關(guān)技術(shù)進(jìn)行了說(shuō)明。
　　2)對(duì)浮點(diǎn)融合乘加結(jié)構(gòu)（FMA）單元采用七棧流水進(jìn)行了實(shí)現(xiàn)，并對(duì)FMA單元的

3、部分子模塊的實(shí)現(xiàn)進(jìn)行了說(shuō)明，完成對(duì)整個(gè)單元的RTL級(jí)建模以及模擬驗(yàn)證。能實(shí)現(xiàn)單/雙精度浮點(diǎn)乘加、浮點(diǎn)加/減法、浮點(diǎn)乘法等操作。對(duì)于 LZA算法進(jìn)行研究，采用基于monotonic string轉(zhuǎn)換的前導(dǎo)零檢測(cè)算法，并對(duì)前導(dǎo)零預(yù)測(cè)器中誤差檢測(cè)修正邏輯進(jìn)行優(yōu)化，提高其并行性。
　　3)采用帶進(jìn)位修正結(jié)構(gòu)的乘法陣列；對(duì)于浮點(diǎn)融合乘加結(jié)構(gòu)中加法器設(shè)計(jì)采用循環(huán)進(jìn)位（EAC）加法器加以實(shí)現(xiàn)，有效提高其執(zhí)行效率。
　　4)分析了分離浮點(diǎn)乘

4、加單元的總體結(jié)構(gòu)，并對(duì)浮點(diǎn)乘法和浮點(diǎn)加法采用“4+4”級(jí)流水結(jié)構(gòu)加以實(shí)現(xiàn)。完成了對(duì)整個(gè)分離浮點(diǎn)乘加單元的RTL級(jí)建模以及模擬驗(yàn)證。實(shí)現(xiàn)了浮點(diǎn)乘法與浮點(diǎn)加法的通路分離。
　　5)分離浮點(diǎn)融合乘加結(jié)構(gòu)中，對(duì)于加法部分的設(shè)計(jì)采用雙通路的思想進(jìn)行實(shí)現(xiàn)，將其分為FPath通路和NPath通路，使關(guān)鍵路徑上的延遲減少。
　　綜上所述，本文基于浮點(diǎn)運(yùn)算中浮點(diǎn)乘加對(duì)運(yùn)算性能的的重要影響，對(duì)浮點(diǎn)融合乘加單元以及分離浮點(diǎn)乘加單元進(jìn)行了研究比較，