微處理器浮點(diǎn)乘加部件設(shè)計(jì)及結(jié)構(gòu)驗(yàn)證.pdf

1、MIPS架構(gòu)的微處理器是一種典型的RISC結(jié)構(gòu)的微處理器,其采用經(jīng)典的五級(jí)流水結(jié)構(gòu)和定長(zhǎng)的指令實(shí)現(xiàn)方式。本文基于MIPS64指令集,對(duì)一款具有自主知識(shí)產(chǎn)權(quán)的MIPS微處理器中的浮點(diǎn)乘加功能部件進(jìn)行了硬件設(shè)計(jì)并對(duì)該微處理器內(nèi)核進(jìn)行了基本功能驗(yàn)證。
　　本文實(shí)現(xiàn)的浮點(diǎn)功能部件重點(diǎn)在于同一套電路中兼容MIPS64指令集巾規(guī)定的I。四條不同指令,包括支持IEEE-754浮點(diǎn)標(biāo)準(zhǔn)的單雙精度加法、減法、乘加、乘減等操作。結(jié)合IBM RS/60

2、00中的浮點(diǎn)乘加結(jié)構(gòu)以及T.Lang提出的低延遲浮點(diǎn)乘加結(jié)構(gòu),本文提出了一種兼容單雙精度并滿足功能要求的浮點(diǎn)乘加結(jié)構(gòu)。
　　通過(guò)對(duì)浮點(diǎn)乘加功能部件的研究,主要在三個(gè)方面做了如下工作:
　　1、針對(duì)浮點(diǎn)乘加部件的功能要求,提出了兼容單雙精度并滿足多種指令操作的電路復(fù)用結(jié)構(gòu);
　　2、針對(duì)現(xiàn)有文獻(xiàn)中存在的不足,對(duì)浮點(diǎn)乘加關(guān)鍵路徑中的三操作數(shù)前導(dǎo)零預(yù)測(cè)算法進(jìn)行了詳細(xì)的推導(dǎo);
　　3、針對(duì)被測(cè)設(shè)計(jì)不可遍歷的特征,建立受覆

3、蓋率驅(qū)動(dòng)的可信性驗(yàn)證平臺(tái)。其次,針對(duì)MIPS微處理器內(nèi)核測(cè)試建立了軟件測(cè)試環(huán)境并輔以硬件測(cè)試環(huán)境以驗(yàn)證軟件環(huán)境的正確性。
　　MIPS架構(gòu)的微處理器內(nèi)核和該浮點(diǎn)功能部件在SMIC0.13 u m工藝下,使用Synopsys公司的Design Compiler進(jìn)行邏輯綜合時(shí)鐘頻率達(dá)到300MHz。被測(cè)設(shè)計(jì)經(jīng)過(guò)基于VMM思想的分層Systemverilog驗(yàn)證平臺(tái)的大規(guī)模隨機(jī)測(cè)試,實(shí)驗(yàn)數(shù)據(jù)表明該驗(yàn)證方法極大的提高了驗(yàn)證的效率和可信性,