基于時序容錯的近閾值高能效處理器研究.pdf

1、隨著芯片功耗密度的不斷增大以及嵌入式應用的多樣化，系統(tǒng)對高能效處理器的需求愈加迫切。采用近閾值計算解除功耗瓶頸、實現(xiàn)高能效將成為未來集成電路發(fā)展的新趨勢。而顯著的電路延時偏差是當前近閾值設計面臨的最大挑戰(zhàn)，因此抵抗延時偏差成為了挖掘近閾值處理器能效收益的關鍵。本文圍繞基于時序容錯的動態(tài)抗偏差技術展開研究，主要研究內(nèi)容和創(chuàng)新點包括:
　　1、時序容錯的電路研究。針對容錯寄存器電路的檢錯亞穩(wěn)態(tài)問題以及糾錯開銷問題，提出了一種基于亞穩(wěn)態(tài)

2、免疫的時序容錯寄存器。根據(jù)寄存器輸入數(shù)據(jù)的翻轉產(chǎn)生一個寬度能夠覆蓋建立時間窗口的脈沖，通過在時鐘高電平窗口內(nèi)實時捕捉該脈沖實現(xiàn)時序檢錯;當檢測到時序錯誤時，復用寄存器已有數(shù)據(jù)通路，通過動態(tài)導通主鎖存器對晚到的輸入數(shù)據(jù)進行重新采樣，從而實現(xiàn)現(xiàn)場糾錯。該電路技術避免了亞穩(wěn)態(tài)問題，提升了時序容錯處理器在近閾值區(qū)下的可靠性，并降低了糾錯開銷。
　　2、時序容錯的指令集架構研究。針對傳統(tǒng)糾錯機制在適用范圍上存在限制的問題，分析提取不同處理器

3、指令集架構的兩個本征特征:恢復架構寄存器已足夠對時序錯誤進行糾正;每條指令僅更新少部分架構寄存器。根據(jù)這兩個與處理器具體實現(xiàn)細節(jié)無關的特征，提出了一種基于指令層面架構狀態(tài)跟蹤的時序糾錯機制。通過引入犧牲寄存器動態(tài)捕捉并增量記錄跨指令邊界時處理器架構寄存器的變化;當發(fā)生時序錯誤時，只需利用犧牲寄存器將被修改的架構寄存器恢復到時序錯誤發(fā)生之前的狀態(tài)，從而使錯誤指令重新正確執(zhí)行。該架構技術避免了傳統(tǒng)糾錯機制中的限制，能夠靈活適用于不同的處理器

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　　3、時序容錯的過濾框架研究。針對糾錯性能損失以及短路徑時序約束修復開銷問題，分析提取時序錯誤特征并將其分為三類:瞬態(tài)時序錯誤、重復時序錯誤、短路徑時序錯誤。根據(jù)該特征分類，提出了一種基于動態(tài)多層次過濾的時序容錯框架。通過多層次過濾對三類時序錯誤進行識別并針對性處理，當時序錯誤無法被當前層次處理時，會被過濾到下一層次進行識別與處理，直至被正確糾正，從而使各類時序錯誤能夠在不同層次得到最優(yōu)處理。該框架技術能夠降低時序容錯處理器