互連線串擾模型與時延自適應研究.pdf

1、隨著微處理器上的晶體管數(shù)目按照摩爾定律呈指數(shù)級增長，高速互聯(lián)網(wǎng)、智能手機、可穿戴設備、還有現(xiàn)在的車聯(lián)網(wǎng)、物聯(lián)網(wǎng)、智能家居等各種互聯(lián)網(wǎng)+智能硬件產(chǎn)品得以大速發(fā)展。由于消費者對設備的要求越來越高，更薄更小更快更低功耗，促使集成電路上同樣小的空間里集成越來越多的硅電路。與之對應的是連接電路元器件的互連線的特征尺寸也被設計的越來越小，芯片工作的頻率又越來越高，互連線的耦合和時延問題已經(jīng)成為阻礙電路性能的關鍵問題，甚至可能導致時序與邏輯錯誤。因此

2、建立簡單有效的串擾模型與時延計算模型是很有必要的，它在一定程度上簡化電路設計，為電路設計者提供合理有效的參數(shù)，還能為自動化的計算機輔助設計軟件提供參考。本文主要研究的是互連線的時延和串擾。
　　本文從互連線的基本電學參數(shù)出發(fā)，根據(jù)互連線的物理結(jié)構，得到了互連線上的電阻電容電感的計算式。然后分析了互連時延問題，從傳統(tǒng)的Elmore模型開始，到改進的Elmore模型和傳輸線模型。然后對互連線的串擾問題進行了研究，介紹了電容耦合和電感耦

3、合串擾的機理，進而對現(xiàn)有的模型進行了分析介紹，Devgan模型和Martin模型只考慮了電容耦合，而矩陣級聯(lián)模型則考慮了電容和電感耦合。
　　本文考慮到精度和時間的折衷，還對Martin模型提出了改進，通過與HSPICE的仿真數(shù)據(jù)和Martin模型的結(jié)果進行比較，驗證改進模型的合理性。單獨分析完了時延和串擾，本文還分析了串擾對時延的影響。對于容性串擾，根據(jù)施擾線和受擾線的信號跳變方向，通過開關因子的值來體現(xiàn)串擾對時延的影響。對于感

4、性串擾，在ABCD矩陣法的基礎上，建立電學方程，通過Pade降階，得到時延的解析表達式。
　　最后本文從隨機統(tǒng)計原理出發(fā)，考慮基于隨機行走電容提取的多端線網(wǎng)時延計算，提出保證準確度的多端線網(wǎng)自適應互連時延計算方法。首先推導了互連時延的隨機誤差與隨機行走電容提取結(jié)果誤差的依賴關系，給出了時延誤差的理論上限；然后提出了基于誤差上限估計和基于誤差微調(diào)的2種自適應互連時延計算策略，它們根據(jù)用戶指定的時延誤差閾值自動調(diào)整執(zhí)行隨機行走電容提取