考慮工藝波動的納米級CMOS互連延時和串擾分析.pdf

1、創(chuàng)新性聲明本人聲明所呈交的論文是我個人在導(dǎo)師指導(dǎo)下進行的研究工作及取得的研究成果。盡我所知，除了文中特別加以標注和致謝中所羅列的內(nèi)容以外，論文中不包含其他人已經(jīng)發(fā)表或撰寫過的研究成果；也不包含為獲得西安電子科技大學或其它教育機構(gòu)的學位或證書而使用過的材料。與我一同工作的同志對本研究所做的任何貢獻均已在論文中做了明確的說明并表示了謝意。申請學位論文與資料若有不實之處，本人承擔一切相關(guān)責任。本人簽名：圣之墊日期絲!蘭!至!]關(guān)于論文使用授權(quán)

2、的說明本人完全了解西安電子科技大學有關(guān)保留和使用學位論文的規(guī)定，即：研究生在校攻讀學位期間論文工作的知識產(chǎn)權(quán)單位屬西安電子科技大學。本人保證畢業(yè)離校后，發(fā)表論文或使用論文(與學位論文相關(guān))工作成果時署名單位仍然為西安電子科技大學。學校有權(quán)保留送交論文的復(fù)印件，允許查閱和借閱論文；學?？梢怨颊撐牡娜炕虿糠謨?nèi)容，可以允許采用影印、縮印或其它復(fù)制手段保存論文。(保密的論文在解密后遵守此規(guī)定)本人授權(quán)西安電子科技大學圖書館保存學位論文，本學

3、位論文屬于金玨(保密級別)，并同意將論文在互聯(lián)網(wǎng)上發(fā)布。本人簽名：圣左叁曼日期趔導(dǎo)師簽名[‘LI■■rI摘要摘要隨著CMOS集成電路工藝特征尺寸進入納米級階段，互連性能已經(jīng)成為制約集成電路設(shè)計的關(guān)鍵因素之一。在納米級工藝下，工藝波動帶有隨機性，會直接造成集成電路物理結(jié)構(gòu)的改變，進而影響互連性能，從而顯著地影響集成電路功能和性能。因此在集成電路設(shè)計中，互連工藝波動對集成電路性能的影響變得至關(guān)重要。為了有效分析工藝波動對互連性能的影響，本文

4、著重研究了超大規(guī)模集成電路中互連工藝波動對互連延時和串擾噪聲的影響。通過分析互連幾何參數(shù)波動與互連寄生參數(shù)的關(guān)系，得到其近似的函數(shù)關(guān)系表達式。在此基礎(chǔ)上分別建立了考慮工藝波動的RC互連延時、RLC互連延時和串擾噪聲的統(tǒng)計模型，并利用本文提出的模型得到互連延時和串擾噪聲均值和標準差的解析表達式。同時本文也對斜階躍信號輸入下互連延時統(tǒng)計模型進行了分析。通過把本文所提方法的計算結(jié)果和目前廣泛應(yīng)用的的蒙特卡洛分析方法仿真結(jié)果進行對比，表明了本文