改進(jìn)的用于FPGA的數(shù)字鎖相環(huán)電路設(shè)計(jì).pdf

1、本文采用了一種全數(shù)字的電路結(jié)構(gòu)設(shè)計(jì)了內(nèi)置于FPGA芯片中的延遲鎖相環(huán)結(jié)構(gòu)。主要?jiǎng)?chuàng)新點(diǎn)包括:將傳統(tǒng)DLL中的用模擬方式實(shí)現(xiàn)的環(huán)路濾波器和壓控延遲線改進(jìn)為數(shù)字方式,避免了模擬電路缺乏穩(wěn)態(tài),對(duì)噪聲敏感,抗干擾性能較差,設(shè)計(jì)和制造過(guò)程中的復(fù)雜性高、可重用性差的問(wèn)題,并針對(duì)現(xiàn)有的全數(shù)字電路結(jié)構(gòu)面積過(guò)大的,頻率合成功能不夠的問(wèn)題對(duì)開(kāi)環(huán)與閉環(huán)兩種基本的DLL分別提出了改進(jìn)的方案。針對(duì)開(kāi)環(huán)DLL占用面積過(guò)大的缺陷,設(shè)計(jì)了三層次的結(jié)構(gòu);而針對(duì)閉環(huán)DLL頻

2、率覆蓋范圍不夠廣,面積較大的缺陷,設(shè)計(jì)了帶隙基準(zhǔn)控制的可控延遲鏈。
　　 本文在SMIC0.18μm工藝下,采用改進(jìn)的閉環(huán)DLL結(jié)構(gòu)設(shè)計(jì)出可以滿足時(shí)鐘頻率范圍從10MHz～250MHz,鎖定精度為100ps,鎖定時(shí)間在150個(gè)周期(15μs(10MHz)～0.6μs(250MHz))以內(nèi),能夠?qū)崿F(xiàn)周期測(cè)量,時(shí)鐘延遲測(cè)量,延時(shí)補(bǔ)償功能的DLL。同時(shí),完成了時(shí)鐘相移電路的設(shè)計(jì),實(shí)現(xiàn)可編程相移,為用戶提供與輸入時(shí)鐘同頻的相位差為90度

3、,180度,270度的相移時(shí)鐘;時(shí)鐘占空比調(diào)節(jié)電路的設(shè)計(jì),實(shí)現(xiàn)可編程占空比,提供占空比為50％的時(shí)鐘信號(hào);時(shí)鐘分頻電路的設(shè)計(jì),實(shí)現(xiàn)較為復(fù)雜的頻率合成功能能夠提供2倍頻及1～32分頻時(shí)鐘。在輸入時(shí)鐘頻率不變的情況下,只需一次調(diào)節(jié)過(guò)程即可完成輸入輸出時(shí)鐘的同步,鎖定時(shí)間短,噪聲不會(huì)積累,抗干擾性好,同時(shí)所占用的芯片面積遠(yuǎn)小于其它設(shè)計(jì)方法,僅占用Spartan IIE及采用Xilinx_Andy方法所需要的芯片面積的1/3,而在頻率合成,頻率