基于JESD204B標準的高速串行接口設計與實現.pdf

1、新型集成電路設計對轉換器分辨率的更高要求，促使轉換器速率不斷提高，導致現有的CMOS，LVDS等接口電路不能滿足轉換器的發(fā)展需要。用以支持更高速度轉換器的接口電路設計己經成為集成電路設計中急需解決的新問題。本文針對上述需求，設計了一種高速串行接口電路，該接口滿足JESD204B標準，其速度最高可達12.5Gbps。
　　本文設計的高速串行接口電路是一種連接轉換器和接收機（FPGA、ASSP或ASIC）的千兆級串行數據鏈路。利用串化

2、器/解串器（SerDes）技術，在原有基礎上生成新型特殊鏈路，從而簡化高速轉換器到接收機（FPGA、ASSP或ASIC）的接口鏈接。該高速串行接口電路采用添加控制字符和尾字符的方法對輸入端進行數據打包，使其形成一系列8位幀數據。使用多項式為1+X14+X15的自行同步加擾器模塊，減少頻譜尖峰現象及數據誤碼。論文基于JESD204B標準建立特殊的數據鏈路層；使用初始化幀同步、初始化通道同步、確定性延遲、幀對齊的監(jiān)測和校正等方法，提高整個數

3、據鏈路的傳輸正確性。同時采用8b/10b編解碼方式對數據進行編解碼，并生成特殊控制符，用以實現通道對準監(jiān)控和維護。建立了完整的系統(tǒng)設計模型；并對每個模塊的設計方法及功能進行說明，確立了數據經過每個模塊前后的變化形態(tài)。運用verilog硬件描述語言實現電路設計并進行電路仿真驗證及結果分析。本文設計了一款連接2個14bit的250M ADC與FPGA的JESD204B高速串行接口電路。給出該接口電路的設計模型，及理想功能仿真結果。該接口支持