JESD204B發(fā)送機協(xié)議控制器的設(shè)計與實現(xiàn).pdf

1、隨著數(shù)據(jù)轉(zhuǎn)換器（ADC或DAC）的分辨率和采樣率不斷提高，傳統(tǒng)的并行數(shù)據(jù)接口已成為數(shù)據(jù)轉(zhuǎn)換器與可編程邏輯器件（或ASIC）之間高速互聯(lián)的瓶頸，而數(shù)據(jù)轉(zhuǎn)換器與 FPGA高速串行傳輸方式成為了業(yè)界主要研究方向。其中，JEDEC國際組織提出了一種 JESD204B高速串行接口方式，其單通道最高串行速率可達12.5Gpbs，支持多器件多通道同步和確定性延遲。JESD204B串行接口具有高帶寬、引腳少的特點，其在數(shù)據(jù)轉(zhuǎn)換器與 FPGA之間連接中表

2、現(xiàn)出巨大優(yōu)勢。因此本文針對JESD204B發(fā)送機的協(xié)議控制器展開了研究。
　　在對 JESD204B標(biāo)準(zhǔn)協(xié)議進行深入分析和研究的前提下，本文根據(jù)項目需求設(shè)計了一款JESD204B發(fā)送機協(xié)議控制器，并采用TSMC55nm1P7M標(biāo)準(zhǔn)CMOS工藝完成了數(shù)字后端設(shè)計。該控制器采用quad_byte并行32位的設(shè)計方法，支持與兩個雙通道14位250MSPS的ADC連接，支持JESD204B協(xié)議中subclass0和subclass1，支持

3、確定性延遲、多通道同步，控制器的工作頻率可達350Mhz以上。同時集成了SPI接口，可以很方便對控制器進行配置及讀取控制器工作狀態(tài)信息。
　　本文首先介紹了JESD204B serdes的應(yīng)用領(lǐng)域、發(fā)展歷程及存在的巨大優(yōu)勢，然后詳細(xì)分析了 JESD204B協(xié)議，特別是發(fā)送機部分的協(xié)議內(nèi)容，包括傳輸層協(xié)議分析、加擾協(xié)議分析、數(shù)據(jù)鏈路層協(xié)議分析，同時還專門分析了 JESD204B協(xié)議新加入的條款——確定性延遲。之后根據(jù)協(xié)議要求和項目需

4、求完成了整個發(fā)送機協(xié)議控制器的模塊設(shè)計及仿真，其中幀組裝器支持兩個雙通道14位250MSPS ADC的數(shù)據(jù)映射和CS控制位的輸入、加擾器及8B10B編碼器采用并行32位的設(shè)計方法、可測試性設(shè)計采用了并行32位的PRBS實現(xiàn)。同時，本文設(shè)計的JESD204B發(fā)送機協(xié)議控制器與Xilinx自帶的JESD204B接收機協(xié)議控制器IP核進行了聯(lián)合仿真，并且基于Xilinx KC705開發(fā)板完成了整個發(fā)送機協(xié)議控制器的板級驗證，聯(lián)合仿真和板級驗證