基于FPGA的高速實(shí)時(shí)信號采集系統(tǒng)設(shè)計(jì).pdf

1、聲吶、雷達(dá)、遙感領(lǐng)域分析的信號一般是上 GHz高頻信號，要想采集高頻信號就要使用更高頻率采樣率的采集系統(tǒng)進(jìn)行采集，并且隨著采樣率的升高如何提高采樣精度和提高采集信號的性能成為當(dāng)前非常關(guān)注的問題。與此同時(shí)對信號的采集頻率會(huì)提出越來越高的要求，對數(shù)據(jù)的傳輸速率要求也會(huì)越來越高。如何將高速AD采集的模擬信號實(shí)時(shí)地進(jìn)行存儲(chǔ)并且無損的傳輸?shù)缴衔粰C(jī)成為數(shù)據(jù)采集的一個(gè)關(guān)鍵性問題。
　　隨著半導(dǎo)體制作工藝的改進(jìn)，使得數(shù)據(jù)采集與存儲(chǔ)有了新的解決方案

2、。為了實(shí)現(xiàn)數(shù)據(jù)的高速緩存和傳輸，以FPGA作為核心控制器實(shí)現(xiàn)了高速數(shù)據(jù)采集系統(tǒng)。
　　針對高速數(shù)據(jù)采集AD接口，提出了一種采用IODELAY進(jìn)行自校準(zhǔn)的方法。系統(tǒng)以PCI總線為核心，實(shí)現(xiàn)了上位機(jī)與下位機(jī)進(jìn)行數(shù)據(jù)傳輸?shù)耐?。板卡為?biāo)準(zhǔn)的6U CPCI板卡可以插到任意標(biāo)準(zhǔn)的6U CPCI機(jī)箱里面。
　　采集系統(tǒng)的性能指標(biāo)很大程度上由時(shí)鐘的穩(wěn)定性決定。系統(tǒng)采用的方法是將時(shí)鐘源進(jìn)行改進(jìn)，采用分頻濾波、相位噪聲縮減等抑制抖動(dòng)的方法，為

3、AD單獨(dú)設(shè)計(jì)了一個(gè)超低抖動(dòng)時(shí)鐘產(chǎn)生模塊。該模塊產(chǎn)生2.5GHz時(shí)鐘，抖動(dòng)小于100 f s rms，可以作為采集系統(tǒng)時(shí)鐘源。
　　數(shù)據(jù)采集系統(tǒng)的模數(shù)轉(zhuǎn)換器選用 E2V公司的EV10AQ190，該芯片由四個(gè)AD CORE組成，采用四個(gè)AD分時(shí)采集的方式，采集系統(tǒng)可以達(dá)到的最大采樣率為5Gsps。AD量化數(shù)據(jù)通過FPGA例化的DDR3 IP核將數(shù)據(jù)緩存到SDRAM中，最后通過PCI9054橋片實(shí)現(xiàn)數(shù)據(jù)到上位機(jī)的傳輸。最后，對采集系統(tǒng)功