基于隨機化聚類算法的掃描時鐘分組方法.pdf

1、目前，基于IP（Intellectual Property）復用的片上系統(tǒng)設計方法使得專用集成電路（ASIC，Application Specific Integrated Circuit）的設計效率大幅提高。但這種方法也帶來了新的挑戰(zhàn)，高性能集成電路的可測性設計（DFT，Design For Testability）就是其中最嚴峻的部分。
　　本課題主要是實現(xiàn)了一款含有同步與異步時鐘域的大規(guī)模數(shù)字基帶芯片的ATPG（Automa

2、tic Test Pattern Generation，自動測試圖形生成）時鐘結(jié)構(gòu)優(yōu)化設計。對大規(guī)模的集成電路測試平臺，因其電路復雜性高，要達到非常高的故障覆蓋率（fault coverage）是非常困難的。如何在保證故障覆蓋率的同時減少測試向量數(shù)量，成為減少測試成本的研究熱點。
　　本文以數(shù)字基帶芯片的測試向量生成時的時鐘結(jié)構(gòu)為研究對象，以提高故障覆蓋率和減少測試向量數(shù)量為主要目標，設計了隨機化聚類算法應用于生成掃描時鐘結(jié)構(gòu)，并

3、提出改進型的錯位捕獲（staggered LOC）技術產(chǎn)生測試向量。本文的主要研究內(nèi)容和所取得的成果如下：
　　1.在諸聚類算法中，層次聚類算法具有速度快，算法簡單的特點，但是其精度較低。本文在層次聚類算法中引入隨機化步驟，使算法運行過程帶有隨機成分，并在多次運行后挑選優(yōu)化的結(jié)果，彌補了層次聚類算法精確度不足的缺點。使之成為適合對含有同步與異步時鐘域的大規(guī)模芯片進行時鐘分組的算法。
　　2.在stuck-at測試模式下，用隨

4、機化聚類算法對時鐘域進行分組，得到優(yōu)化的掃描時鐘結(jié)構(gòu)，可以減少跨時鐘域傳播路徑的數(shù)量，提高故障覆蓋率。
　　3.在延時測試（delay test）模式下，通過隨機化聚類算法對時鐘域進行分組，將互相之間沒有跨時鐘域傳輸路徑的異步時鐘域劃分成一組。在同一捕獲窗口（capture window）內(nèi)利用并行捕獲（simultaneous Launch-on-Capture）與改進型錯位捕獲（staggered capture）技術，對時鐘