基于過零檢測的TIADC采樣失配后臺校準(zhǔn)技術(shù)研究.pdf

1、作為模擬信號向數(shù)字信號轉(zhuǎn)換的關(guān)鍵電路，模數(shù)轉(zhuǎn)換器(Analog-to-Digitalconverter，ADC)在現(xiàn)代通信、圖像采集、醫(yī)療電子等眾多領(lǐng)域起到非常關(guān)鍵的作用。然而現(xiàn)有的單通道ADC在學(xué)術(shù)界和工業(yè)界都已趨于成熟，其系統(tǒng)性能也已逐漸逼近極限。時間交織ADC(Time-Interleaved ADC，TIADC)是一種保持單通道ADC的轉(zhuǎn)換精度不變，成倍地提高系統(tǒng)采樣速度的可靠方法。但由于集成電路工藝存在誤差，使得時間交織ADC

2、的各子通道之間存在各種失配誤差，由此造成的雜散頻譜，嚴(yán)重影響了系統(tǒng)的動態(tài)性能。
　　本文分析了時間交織ADC通道間的三種主要失配誤差（失調(diào)失配、增益失配、采樣時鐘失配）的誤差來源及其形成原理。在此基礎(chǔ)上，針對最難校準(zhǔn)的采樣時鐘失配誤差，研究了基于過零檢測的校準(zhǔn)算法。該校準(zhǔn)算法能夠快速有效地消除采樣時鐘失配帶來的影響，不僅對輸入信號的頻率沒有嚴(yán)格的要求，且可以擴(kuò)展到任意通道數(shù)。
　　本文首先通過MATLAB/Simulink搭

3、建了2.5GHz8-bit的5通道TIADC校正模型，當(dāng)歸一化輸入信號fin/fs=0.426時，仿真結(jié)果表明，經(jīng)本算法校準(zhǔn)后有效位數(shù)（Effective number of bits，ENOB）從4.58bits提升到7.82bits，從而驗證了該校準(zhǔn)算法的正確性和有效性;接著完成了校準(zhǔn)算法誤差估計部分的RTL級代碼，并用Modelsim完成該部分的功能仿真;最后，本文將誤差估計的數(shù)字電路和誤差校正的模擬電路相結(jié)合，利用Cadenee