TIADC失配誤差數(shù)字后校準算法研究及實現(xiàn).pdf

1、隨著科學技術(shù)的不斷進步和信息化時代的到來,人們對多媒體應用的需求促使現(xiàn)代通信系統(tǒng)朝著高速率、低功耗、大容量的方向發(fā)展。高性能的現(xiàn)代通信系統(tǒng)進而對模數(shù)轉(zhuǎn)化器(ADC)提出了嚴苛的要求:在硬件開銷盡可能低的情況下,同時具備更高的采樣率和更高的采樣精度。作為一種能夠同時滿足高速度和高精度的ADC實現(xiàn)方案,時分交替ADC(Time-interleaved ADC,TIADC)在近年來得到了越來越廣泛的關注。
　　然而,TIADC由于模擬器

2、件的易變性導致其本身存在多種固有的失配誤差。這些失配誤差使TIADC的有效位數(shù)和信噪比大幅降低,從而嚴重制約其整體性能,因此TIADC失配誤差的校準技術(shù)一直也是該領域的研究熱點之一。
　　論文首先介紹了TIADC系統(tǒng)的基本工作原理、多種失配誤差的產(chǎn)生機理,以及幾種重要的失配誤差(偏置失配誤差、增益失配誤差、時鐘失配誤差和帶寬失配誤差)對TIADC系統(tǒng)性能的交叉影響,并總結(jié)了已有的多種失配誤差校準算法。
　　其次,在前期工作的

3、基礎上對TIADC多種失配誤差的綜合數(shù)字后校準技術(shù)進行了進一步改進,改良出一種低硬件開銷的校準算法和一種高精度的校準算法,以適用于不同場合。仿真結(jié)果表明低硬件開銷算法中誤差估計模塊比高精度算法節(jié)省93％的加法器和90％的乘法器,誤差校準模塊比高精度算法節(jié)省45％的加法器和47％的乘法器。而高精度算法由于對非線性帶寬失配誤差進行了校準,系統(tǒng)SNR比低硬件開銷算法提升了25.18dB,有效位數(shù)也提升了4.15bits。
　　最后,針對

4、實際工程項目需求,論文基于賽靈思XC6VSX475T型號的FPGA對上述低硬件開銷校準算法進行了RTL級實現(xiàn),并采用快速卷積算法對電路中的關鍵模塊進行了進一步的硬件優(yōu)化。結(jié)果表明,校準電路單通道能在300MHz時鐘下穩(wěn)定工作,單通道數(shù)據(jù)位寬12bits時四通道校準電路總吞吐率可以達到14.4Gbps。為進一步驗證校準電路的有效性,設計并搭建了4通道400MHz的TIADC采樣系統(tǒng),該系統(tǒng)產(chǎn)生的實測數(shù)據(jù)經(jīng)過校準后SNR提高50dB以上,有