16位雙積分型ADC的設計.pdf

1、隨著科技的進步,高精度系統(tǒng)的需求量已變得越來越大。校準是提高高精度系統(tǒng)準確性的一個必不可少的過程,但是校準需要在校準系統(tǒng)中添加一系列復雜的設計電路,這些可能包括大量的引腳,開關(guān),電阻,電容,硬件和軟件。為了解決這個問題,本文提出了一種新的方法,它采用雙積分型ADC(Analog-to-Digital Converter,模數(shù)轉(zhuǎn)換器)來代替校準系統(tǒng)中復雜的設計電路。
　　在這種新穎的方法中,雙積分型ADC輸入一個直流信號,內(nèi)部轉(zhuǎn)換為

2、n位的數(shù)字信號,再把數(shù)字信號的其中幾位當作校準信號。通過這種方式,雙積分型ADC的結(jié)構(gòu)很簡單,易于實現(xiàn),只需要很少的元件和引腳。用作校準數(shù)字信號的比特數(shù)取決于ADC的分辨率,而分辨率又取決于集成電路中的前端積分放大器的精度和的充放電時間的準確度。然而,積分放大器存在失調(diào)和噪聲,其中,失調(diào)是由器件的失配和制造偏差引起的,而噪聲是由輸入和反饋電阻噪聲,運放的固有噪聲引起的。為了減小失調(diào)和噪聲,積分放大器采用差分結(jié)構(gòu),緩沖放大器采用自偏置結(jié)構(gòu)

3、實現(xiàn)。另外,控制充放電時間的準確度是非常困難的,所以數(shù)字控制模塊是用Verilog代碼編寫來提高充放電時間的準確度,實現(xiàn)了關(guān)鍵時序路徑上的各種約束。
　　在傳統(tǒng)的0.25微米CMOS工藝下設計一個16位的雙積分型ADC。仿真結(jié)果表明,積分放大器的失調(diào)電壓是為7μV,積分放大器噪聲為nV級,緩沖器放大器的失調(diào)為5μV,當加入1MHz的時鐘頻率,2V的參考電壓和0.5V的直流輸入電壓時,仿真得到的轉(zhuǎn)換時間為81.86ms,數(shù)字輸出為4