65nm SoC芯片低功耗設(shè)計(jì)的物理實(shí)現(xiàn).pdf

1、SoC芯片的功耗由動(dòng)態(tài)功耗、短路功耗和漏電功耗組成。隨著工藝技術(shù)的進(jìn)步，漏電功耗顯著增加，到65nm工藝時(shí)，漏電功耗占芯片總功耗的50％以上，由此可見(jiàn)，在65nm SoC芯片物理設(shè)計(jì)時(shí)，漏電功耗已成為與芯片性能、面積同等重要的設(shè)計(jì)指標(biāo)。
　　 本文闡述了SoC芯片中功耗的物理來(lái)源，分析了業(yè)界主流的低功耗設(shè)計(jì)方法，然后重點(diǎn)分析了65nm SoC芯片漏電功耗的優(yōu)化。芯片處于正常和休眠模式都會(huì)產(chǎn)生漏電功耗，兩種模式下芯片漏電功耗的優(yōu)化

2、方法不同。本文首先分析了芯片處于正常模式時(shí)多閾值電壓設(shè)計(jì)優(yōu)化芯片漏電功耗的方法，對(duì)低閾值電壓?jiǎn)卧氖褂寐蔬M(jìn)行限制，并手動(dòng)替換低閾值電壓?jiǎn)卧?，以最大程度地?yōu)化芯片的漏電功耗，同時(shí)將不同工作條件下工藝庫(kù)中單元的時(shí)序與功耗數(shù)據(jù)整合成新的庫(kù)，作為物理設(shè)計(jì)的目標(biāo)庫(kù)，以優(yōu)化芯片的漏電功耗和時(shí)序；其次分析了芯片處于休眠模式時(shí)電源門(mén)控設(shè)計(jì)優(yōu)化漏電功耗的方法，重點(diǎn)對(duì)電源門(mén)控單元的插入及控制信號(hào)的連接展開(kāi)研究，給出以柱狀模式連接控制信號(hào)的方法，它結(jié)合了HF