高速數(shù)據(jù)采集卡的信號(hào)完整性研究.pdf

1、隨著現(xiàn)代民用、軍用對(duì)電子產(chǎn)品性能要求的逐步提高以及電子工業(yè)技術(shù)水平的提升，電路不斷朝著更高集成度、更高速的方向發(fā)展。數(shù)據(jù)采集卡需要在更短的時(shí)間內(nèi)精確采集模擬信號(hào)，因此在設(shè)計(jì)數(shù)據(jù)采集卡時(shí)需要考慮信號(hào)完整性問題。
　　 本文基于信號(hào)完整性(SI)的電路設(shè)計(jì)流程，利用Cadence開發(fā)工具設(shè)計(jì)開發(fā)了高速數(shù)據(jù)采集卡，針對(duì)設(shè)計(jì)電路中的反射、串?dāng)_、時(shí)序和電源完整性等SI問題進(jìn)行了分析和研究。論文工作主要有:
　　 1.總結(jié)了高速信號(hào)

2、問題、傳輸線理論和電源完整性理論，將傳統(tǒng)的電路設(shè)計(jì)與基于SI的高速電路設(shè)計(jì)進(jìn)行了對(duì)比，介紹了PCB開發(fā)工具Cadence軟件和在電路設(shè)計(jì)所需要用的軟件模塊及其之間的關(guān)系，并介紹了IBIS模型。
　　 2.設(shè)計(jì)了以模數(shù)轉(zhuǎn)換芯片AD9254+FPGAcycloneⅡ系列的EP2C5Q208C8N最小系統(tǒng)為核心的高速數(shù)據(jù)采集卡，可實(shí)現(xiàn)的采樣率為100MSPS、采樣精度為14bit。設(shè)計(jì)了本文所述板卡的各個(gè)模塊的原理圖，包括差分輸出模塊

3、、模數(shù)轉(zhuǎn)換模塊、差分時(shí)鐘輸出模塊、電源模塊。
　　 3.根據(jù)功能分區(qū)和信號(hào)流向原則，對(duì)本文所述板卡進(jìn)行了布局。對(duì)AD9254和EP2C5Q208C8N加載了IBIS模型。首先對(duì)AD9254的數(shù)字信號(hào)線進(jìn)行了反射分析，確定利用終端電阻匹配的方案;其次對(duì)該數(shù)字信號(hào)線進(jìn)行了串?dāng)_分析，根據(jù)布局的空間、芯片引腳的寬度和間隙確定布線寬度和布線間距;再次對(duì)其進(jìn)行了時(shí)序分析，給出線長(zhǎng)約束條件;最后通過(guò)布線后仿真證明上述問題得到了解決。