基于FPGA的短時(shí)間間隔產(chǎn)生技術(shù)研究.pdf

1、時(shí)間間隔的產(chǎn)生在時(shí)間間隔測(cè)量?jī)x的標(biāo)定、超寬帶雷達(dá)信號(hào)的產(chǎn)生、物理實(shí)驗(yàn)、定時(shí)控制等眾多領(lǐng)域都有著廣泛的應(yīng)用。隨著上述領(lǐng)域的發(fā)展，對(duì)時(shí)間間隔產(chǎn)生技術(shù)提出了更高的要求。
　　論文在研究各種時(shí)間間隔產(chǎn)生方法的基礎(chǔ)上，提出一種用雙延遲鏈產(chǎn)生時(shí)間間隔的方法。雙延遲鏈由兩列平行排列的N個(gè)可編程延遲單元級(jí)聯(lián)而成，用兩個(gè)頻率相近的時(shí)鐘信號(hào)分別標(biāo)定兩列可編程延遲單元控制模塊的參考時(shí)鐘，利用兩列可編程延時(shí)單元抽頭延遲線的差值當(dāng)作系統(tǒng)的分辨率。針對(duì)雙延遲

2、鏈中的可編程延遲單元，提出了一種新穎算法用來配置可編程延遲單元延遲的大小，在保證系統(tǒng)分辨率前提下，兼顧了系統(tǒng)的動(dòng)態(tài)范圍。
　　高分辨率的短時(shí)間間隔產(chǎn)生系統(tǒng)大多為了專門的系統(tǒng)測(cè)試而開發(fā)，采用ASIC芯片實(shí)現(xiàn)，但是這種方法實(shí)現(xiàn)的系統(tǒng)存在設(shè)計(jì)開發(fā)周期長(zhǎng)、專用性強(qiáng)、制造成本高的缺點(diǎn)。論文針對(duì) FPGA中雙延遲鏈的布線路徑延遲不一致問題，采用約束可編程延遲單元的物理位置和手動(dòng)布線的方法，使雙延遲鏈的關(guān)鍵布線路徑得到控制，實(shí)現(xiàn)了基于 FPGA

3、的短時(shí)間間隔產(chǎn)生系統(tǒng)，在保證高分辨率的同時(shí)，縮短了系統(tǒng)的開發(fā)時(shí)間、降低了設(shè)計(jì)制造成本。系統(tǒng)采用分模塊設(shè)計(jì)的思想，把系統(tǒng)按功能劃分為參考時(shí)鐘產(chǎn)生模塊、雙延遲鏈模塊、數(shù)據(jù)處理模塊、時(shí)序控制等模塊，并完成了每個(gè)模塊的詳細(xì)設(shè)計(jì)及實(shí)現(xiàn)工作。
　　最后為了驗(yàn)證系統(tǒng)的實(shí)際性能，本文對(duì)自行研制的短時(shí)間間隔硬件板進(jìn)行大量的測(cè)試，測(cè)試結(jié)果表明：該系統(tǒng)產(chǎn)生的時(shí)間間隔的分辨率為9ps，微分非線性和積分非線性分別為-0.3LSB~0.35LSB、-0.73