高速圖像壓縮芯片的仿真與驗證技術(shù)研究.pdf_第1頁
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文檔簡介

1、近年來,在電子信息產(chǎn)業(yè)強力推動下,集成電路的發(fā)展取得了巨大進步,單芯片的集成度最高已達數(shù)億門。在集成度大幅提高的同時,制造工藝也逐步縮小。目前,40nm與65nm已成行業(yè)主流,28nm與20nm也有產(chǎn)品問世。集成規(guī)模的大幅提高和工藝的進一步縮小給集成電路的驗證帶來了巨大的挑戰(zhàn)。
　　高速圖像壓縮芯片實現(xiàn)了JPEG2000圖像壓縮算法,規(guī)模4千多萬門,采用130nm工藝生產(chǎn),設(shè)計最高工作頻率240MHz,最高數(shù)據(jù)處理能力120MSa

2、mples/s。
　　本論文主要介紹了該芯片流片前的驗證工作,包括功能仿真、時序仿真、靜態(tài)時序分析以及形式驗證。功能仿真通過直接驗證方法與基于OVM的隨機驗證方法,搭建了基于NC-Verilog的直接仿真驗證平臺與隨機仿真驗證平臺,完成了芯片邏輯功能驗證工作。時序仿真使用網(wǎng)表與時序約束文件,通過時序仿真驗證平臺,完成了芯片接口時序、異步時序以及PLL工作時序的驗證工作。靜態(tài)時序分析通過PrimeTime,對芯片的所有同步路徑時序進

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