深亞微米下高速脈沖壓縮芯片的物理實現(xiàn)與驗證.pdf

1、集成電路規(guī)模的不斷擴大、集成工藝技術(shù)的不斷進步，對集成電路的設計方法提出了更高要求。在深亞微米工藝下，由于互連延時在總延時中所占的比重加大，連線間距及供電電壓的減小，時序、信號完整性問題已成為影響集成電路后端設計的主要因素。對于超大規(guī)模電路，迫切需要一個簡單、可重復、可預設定的后端設計流程。 本文基于一種應用于數(shù)字濾波的脈沖壓縮芯片的物理設計，首先論述了深亞微米下超大規(guī)模集成電路物理設計的特點和基本設計流程；其次，詳細介紹了布局

2、規(guī)劃、布局、時鐘樹綜合和布線等物理設計中的四個主要步驟，文中給出了脈沖壓縮芯片使用SE進行物理設計四個階段的原理和詳細流程，同時討論了可能遇到的問題及解決方法，歸納總結(jié)出設計中需要遵循的規(guī)律；最后，論文探討了深亞微米工藝設計中的各類物理效應。采用0．35um Mixed Signal2P4M Polycide工藝設計的脈沖壓縮芯片面積為9．95×11．05 m㎡，最高頻率達到100MHz，功耗為1．5W，各項技術(shù)指標達到設計要求，并已完