基于FPGA的自適應(yīng)PID控制器的設(shè)計(jì).pdf

1、傳統(tǒng)PID控制器具有結(jié)構(gòu)簡(jiǎn)單、易實(shí)現(xiàn)以及穩(wěn)定性好等優(yōu)點(diǎn)，仍在工業(yè)控制領(lǐng)域廣泛應(yīng)用。然而在實(shí)際過(guò)程控制中，有許多過(guò)程機(jī)理復(fù)雜，難以確定精確的數(shù)學(xué)模型，并存在著不同程度的非線性、時(shí)變等不確定性因素，采用傳統(tǒng)的PID控制器難已滿足控制的要求。神經(jīng)元作為構(gòu)成神經(jīng)網(wǎng)絡(luò)的基本單元，具有自適應(yīng)的能力，且結(jié)構(gòu)相對(duì)簡(jiǎn)單。通過(guò)將二者融合，便形成了一種自動(dòng)調(diào)節(jié)的智能PID控制器，在一定程度上可以解決傳統(tǒng)PID控制器不易在線實(shí)時(shí)整定參數(shù)、難于對(duì)一些復(fù)雜過(guò)程或者

2、參數(shù)慢的時(shí)變系統(tǒng)進(jìn)行有效控制的不足。
　　但由于目前沒有相應(yīng)的硬件支持，通常是采用單片機(jī)等微處理器進(jìn)行軟件編程完成，單片機(jī)通過(guò)串行實(shí)現(xiàn)智能PID控制算法必定導(dǎo)致速度慢，難以滿足實(shí)時(shí)控制需求，而且穩(wěn)定性差，抗干擾能力弱。近年來(lái)，隨著FPGA廣泛的應(yīng)用，以其強(qiáng)大功能、開發(fā)投資少、周期短及可反復(fù)修改等特點(diǎn)，尤其具有并行運(yùn)算處理能力，使得它能夠提供各種數(shù)字化所需要的大量復(fù)雜運(yùn)算，非常適合設(shè)計(jì)一些處理速度和實(shí)時(shí)性要求較高的智能控制器。

3、>　　本文基于FPGA設(shè)計(jì)了一款改進(jìn)單神經(jīng)元自適應(yīng)智能PID控制器，即增益自調(diào)整單神經(jīng)元自適應(yīng)智能PID控制器。設(shè)計(jì)以QuartusⅡ9.0、Modelsim6.4為開發(fā)環(huán)境，采用自頂向下的設(shè)計(jì)原則，使用Verilog編程完成，通過(guò)對(duì)具體被控對(duì)象進(jìn)行閉環(huán)測(cè)試，仿真表明其結(jié)果精準(zhǔn)，設(shè)計(jì)過(guò)程合理，形成一個(gè)可以靈活調(diào)用的IP核，適用于需智能控制策略并要求實(shí)時(shí)性、快速性高的控制系統(tǒng)中，因此具有廣闊的推廣應(yīng)用價(jià)值，為智能PID控制的硬件電路在控制