基于FPGA的自適應PID控制器的設計.pdf

1、傳統(tǒng)PID控制器具有結構簡單、易實現(xiàn)以及穩(wěn)定性好等優(yōu)點，仍在工業(yè)控制領域廣泛應用。然而在實際過程控制中，有許多過程機理復雜，難以確定精確的數(shù)學模型，并存在著不同程度的非線性、時變等不確定性因素，采用傳統(tǒng)的PID控制器難已滿足控制的要求。神經(jīng)元作為構成神經(jīng)網(wǎng)絡的基本單元，具有自適應的能力，且結構相對簡單。通過將二者融合，便形成了一種自動調節(jié)的智能PID控制器，在一定程度上可以解決傳統(tǒng)PID控制器不易在線實時整定參數(shù)、難于對一些復雜過程或者

2、參數(shù)慢的時變系統(tǒng)進行有效控制的不足。
　　但由于目前沒有相應的硬件支持，通常是采用單片機等微處理器進行軟件編程完成，單片機通過串行實現(xiàn)智能PID控制算法必定導致速度慢，難以滿足實時控制需求，而且穩(wěn)定性差，抗干擾能力弱。近年來，隨著FPGA廣泛的應用，以其強大功能、開發(fā)投資少、周期短及可反復修改等特點，尤其具有并行運算處理能力，使得它能夠提供各種數(shù)字化所需要的大量復雜運算，非常適合設計一些處理速度和實時性要求較高的智能控制器。

3、>　　本文基于FPGA設計了一款改進單神經(jīng)元自適應智能PID控制器，即增益自調整單神經(jīng)元自適應智能PID控制器。設計以QuartusⅡ9.0、Modelsim6.4為開發(fā)環(huán)境，采用自頂向下的設計原則，使用Verilog編程完成，通過對具體被控對象進行閉環(huán)測試，仿真表明其結果精準，設計過程合理，形成一個可以靈活調用的IP核，適用于需智能控制策略并要求實時性、快速性高的控制系統(tǒng)中，因此具有廣闊的推廣應用價值，為智能PID控制的硬件電路在控制