三維芯片中TSV短路和開路測試電路的設(shè)計與實現(xiàn).pdf

1、基于TSV的三維集成電路充分利用了芯片的第三個維度，將多個裸片(Die)通過TSV（Through Silicon Vias）進行垂直互連，這不僅縮短了互連線長度，降低了互連功耗，而且提升了芯片集成密度，是集成電路發(fā)展的必然趨勢。而TSV作為多個裸片之間的信號傳輸通道，其可靠性直接影響了整個芯片的良品率。但由于目前TSV制備工藝尚不成熟，使得在TSV制造、裸片綁定（bonding）、芯片運輸和芯片使用過程中都可能出現(xiàn)與TSV相關(guān)的故障。

2、為了解決該問題，本文針對TSV短路和開路故障進行研究，提出了一種適用于綁定后（Post-bond）的TSV自測試電路。主要工作如下：
　　1、為了支持TSV測試電路的設(shè)計與分析，建立了TSV故障模型。根據(jù)目前TSV制備工藝，對TSV缺陷機理進行了分析，并根據(jù)缺陷機理建立了相應(yīng)的故障模型。此外，為了使TSV測試電路的分析更貼近實際情況，建立了TSV全通道（下層Die金屬→Bump→TSV→上層Die金屬）的電學(xué)模型。
　　2、

3、為了探測TSV短路故障，從兩個方面進行了研究。一方面，為了改善現(xiàn)有TSV短路測試方法L2VCC在漏流測試閾值（LTT，Leakage Test Threshold）方面的不足，提出了一種改進方案，該改進方案使其LTT值由原來的100μA降低到了17μA。另一方面，為了滿足TSV低漏流測試閾值和高漏流測試分辨率的要求，提出了一種基于脈寬測量的TSV短路測試方法——CAF-SAM。該方法的LTT范圍為[0.1μA,20μA]，當(dāng)LTT為1μ

4、A時，其漏流測試分辨率可達22.5nA。此外，與現(xiàn)有研究相比面積開銷降低了19.25％。
　　3、為了支持TSV開路故障測試，制定了TSV信號退化等級。首先，通過SPICE模擬證明了，當(dāng)開路電阻為0K?~33K?時，采用信號恢復(fù)電路對路徑延時有近14%的改善。然后，以路徑延時為約束，通過開路電阻對TSV信號退化進行量化分析，并制定出了“不用恢復(fù)”、“可恢復(fù)”和“不可恢復(fù)”三個信號退化等級，其中“可恢復(fù)”等級的TSV可通過信號恢復(fù)電

5、路將其路徑延時恢復(fù)到約束范圍內(nèi)，而不需要采用冗余的TSV進行替換，這樣有效的節(jié)約了冗余TSV的資源。
　　4、為了探測TSV開路故障，對基于電壓比較的TSV開路故障測試電路進行了實現(xiàn)與優(yōu)化。首先，對信號恢復(fù)電路進行版圖實現(xiàn)，然后，為了提高電路的抗干擾能力，選擇純數(shù)字電路的TIQ比較器作為TSV開路測試比較器。最后，通過改變輸入測試脈沖寬度的方法，提高了測試電路精度，同時使測試電路面積開銷得到了12.82%的改善。
　　5、對