三維集成電路綁定前TSV測(cè)試方法研究.pdf

1、基于硅通孔（Through-Silicon Via，TSV）的三維集成電路極大地推動(dòng)了集成電路行業(yè)的發(fā)展。與傳統(tǒng)的二維集成電路不同，三維集成電路通過(guò)TSV把多個(gè)晶片垂直堆疊，使得它擁有功耗低、帶寬高、面積小、性能好、支持異構(gòu)集成等優(yōu)點(diǎn)。然而，當(dāng)前TSV的制造工藝以及堆疊綁定技術(shù)還不成熟，TSV可能存在各種各樣的缺陷，嚴(yán)重降低了三維集成電路的良率和可靠性，因此三維集成電路的TSV測(cè)試非常必要。TSV測(cè)試主要分為綁定前測(cè)試和綁定后測(cè)試，綁定

2、前測(cè)試主要是檢測(cè)TSV在制造過(guò)程中產(chǎn)生的缺陷，綁定后測(cè)試主要是檢測(cè)在堆疊綁定過(guò)程中產(chǎn)生的缺陷。綁定前階段晶片未減薄時(shí)，TSV底端埋于襯底中限制了TSV的可接觸性;在晶片減薄后，雖然TSV底端露出可以接觸，但使用傳統(tǒng)的探針測(cè)試TSV也非常困難，綁定前測(cè)試仍面臨著巨大的挑戰(zhàn)。針對(duì)上述問(wèn)題，本文以綁定前TSV為測(cè)試對(duì)象，在以下幾個(gè)方面進(jìn)行了相關(guān)的研究工作:
　　1.學(xué)習(xí)三維集成電路的相關(guān)基本知識(shí)以及TSV的制作工藝，探究三維集成電路制造

3、過(guò)程中TSV可能存在的缺陷。分析TSV缺陷所引起的TSV故障，對(duì)TSV故障進(jìn)行電氣參數(shù)建模，并分析故障TSV的故障效應(yīng)。
　　2.學(xué)習(xí)現(xiàn)有的TSV測(cè)試方法，按測(cè)試階段主要分為綁定前以及綁定后TSV測(cè)試方法，按測(cè)試原理主要分為基于探針以及基于內(nèi)建自測(cè)試(built-in self-test，BIST)的TSV測(cè)試方法，著重研究了基于BIST的綁定前TSV測(cè)試方法。比較現(xiàn)有基于BIST的綁定前TSV測(cè)試方法的優(yōu)缺點(diǎn)，基于現(xiàn)有理論研究新

4、的綁定前TSV測(cè)試方案。
　　3.提出一種基于仲裁器的綁定前測(cè)試方法，由于高電平信號(hào)通過(guò)故障TSV的延遲時(shí)間小于無(wú)故障TSV延遲時(shí)間，因此比較被測(cè)TSV與無(wú)故障TSV的延遲時(shí)間可判斷被測(cè)TSV是否存在故障。此外，依次將被測(cè)TSV延遲時(shí)間與不同的延遲時(shí)間相比，可對(duì)其延遲進(jìn)行區(qū)間定位，實(shí)現(xiàn)TSV故障分級(jí)。實(shí)驗(yàn)結(jié)果表明，該方案能夠檢測(cè)出TSV的電阻開路故障和泄漏故障，有效解決了兩種故障共存TSV的檢測(cè)問(wèn)題。與現(xiàn)有同類方法相比，該方法提高