基于高k柵介質(zhì)的Ⅲ-Ⅴ族化合物半導(dǎo)體MOS器件研究.pdf

1、基于Si的互補(bǔ)型金屬氧化物半導(dǎo)體(Complementary Metal OxideSemiconductor，CMOS)器件跟隨摩爾定律不斷的按比例縮小已有幾十載。隨著單元內(nèi)晶體管的集成度及工作頻率越來越高，器件功耗密度開始成為一個(gè)越來越重要的問題。功耗限制將是未來晶體管技術(shù)需要考慮的主要因素之一。理論上功耗密度主要取決于電源電壓。隨著基于Si的CMOS技術(shù)越來越不能滿足未來晶體管的技術(shù)發(fā)展要求，科研界和工業(yè)界正在研究通過采用高載流子

2、傳輸特性的材料，實(shí)現(xiàn)低電源電壓，即低功耗高性能器件。在這一系列的非Si CMOS技術(shù)中Ⅲ-Ⅴ族CMOS技術(shù)是最有希望解決這一問題的途徑之一。因而對Ⅲ-Ⅴ族CMOS技術(shù)的研究具有非常重要的現(xiàn)實(shí)應(yīng)用意義。
　　 論文緊接著回顧了Ⅲ-Ⅴ族MOS技術(shù)的完整發(fā)展史。由于長久以來在Ⅲ-Ⅴ族化合物半導(dǎo)體表面生長高質(zhì)量柵氧化層存在著種種困難，所以，在某種程度上Ⅲ-Ⅴ族MOS技術(shù)的發(fā)展史也可以說是Ⅲ-Ⅴ族材料上生長柵氧工藝技術(shù)的發(fā)展史。因此，本文

3、特別強(qiáng)調(diào)由于原子層淀積(Atomic Layer Deposition，ALD)技術(shù)的出現(xiàn)，解決了Ⅲ-Ⅴ族化合物半導(dǎo)體上高介電常數(shù)(high-k)柵氧介質(zhì)的生長問題。從某種意義上說，ALD技術(shù)是Ⅲ-Ⅴ族MOS技術(shù)發(fā)展史中里程碑式的進(jìn)步。另外，論文還對其理論模型的發(fā)展主要是柵氧和半導(dǎo)體之間界面特性物理模型的發(fā)展進(jìn)行了補(bǔ)充調(diào)研。在科學(xué)調(diào)研的基礎(chǔ)上，論文分析提出了Ⅲ-Ⅴ族MOS技術(shù)工業(yè)應(yīng)用面臨的主要問題。并針對各類Ⅲ-Ⅴ族MOS器件可靠性和Ⅲ

4、-Ⅴ族PMOS技術(shù)深入地展開討論和研究。
　　 實(shí)驗(yàn)工作首先從目前Ⅲ-Ⅴ族CMOS技術(shù)中最具競爭力的課題--high－k/InGaAs系統(tǒng)展開。在大量文獻(xiàn)調(diào)研的基礎(chǔ)上，總結(jié)了high-k/InGaAs NMOSFETs上存在的主要問題：積累區(qū)電容頻散以及電流回滯效應(yīng)，并提出用擴(kuò)展的快速Id-Vg方法從柵氧缺陷態(tài)載流子響應(yīng)的角度研究這些問題。為了將傳統(tǒng)的快速Id-Vg電路擴(kuò)展到Ⅲ-Ⅴ MOSFETs類大器件的高頻測試，解決了三個(gè)主

5、要技術(shù)問題：1)高頻電路傳輸線阻抗匹配的問題；2)器件位移電流信號(hào)的誤差問題；3)高頻電路測試中電源匹配效應(yīng)的問題。實(shí)驗(yàn)測試器件采用Purdue大學(xué)制備的以ALD Al2O3為柵介質(zhì)的InxGa1-xAs n型增強(qiáng)型場效應(yīng)管。當(dāng)Vgs=4 V、Vds=3v時(shí)，在柵長為0.4μm、氧化層Al2O3厚度為10 nm的InxGa1-xAs NMOSFET上發(fā)現(xiàn)了記錄性高的漏電流為1.05 A/mm。在擴(kuò)展的快速Id-Vg測試平臺(tái)上，測試柵長為

6、2μm的ALDAl2O3/InxGa1-xAs NMOSFET器件，得到比直流電流大15％左右的本征電流，并發(fā)現(xiàn)無小于5 ns的柵氧缺陷的響應(yīng)。經(jīng)過深入研究計(jì)算得到InxGa1-xAs上ALD high-k柵氧缺陷態(tài)密度大約為3.43×1018 cm-3，低于多數(shù)high-k類材料的報(bào)道數(shù)值。高質(zhì)量的ALD Al2O3柵介質(zhì)也從材料特性方面驗(yàn)證了ALD Al2O3/InGaAs NMOSFETs的超高電流特性。
　　 其次，受到

7、GaAs(111)A表面上費(fèi)米能級非釘扎效應(yīng)的啟發(fā)，研究制備了以ALD Al2O3為柵介質(zhì)不同晶向的InP(InP(100)和InP(111)A)上NMOSFET’s器件。當(dāng)Vgs=Vds=3V時(shí)，在柵長為1μm、氧化層Al2O3厚度為8 nm的Imp(111)A NMOSFET上發(fā)現(xiàn)了標(biāo)志性高的電流為600μA/gm。在同樣的偏壓測試條件下，Inp(111)A上的最大電流比在InP(100)表面上測得的電流大3.5倍。常溫下測試研究了

8、InP NMOSFETs的主要問題--電流漂移。與InP(100)表面上明顯的電流漂移結(jié)果成鮮明對比，在InP(111)A表面上發(fā)現(xiàn)了幾乎為零的電流漂移特性。結(jié)合能帶圖提出了電荷中性位置平移(Charge Neutral Level shift)模型，成功解釋了Inp兩種晶向表面上電流大小以及漂移特性的巨大差異。此模型同樣適用于InGaAs和GaAs不同晶向表面上的器件特性差異。為了進(jìn)一步理解Inp器件電流漂移特性的物理機(jī)制，測試研究了

9、從室溫高至175℃時(shí)器件電流漂移的溫度特性。采用兩層缺陷模型模擬計(jì)算得到的曲線與實(shí)驗(yàn)測得的曲線吻合良好。并由此計(jì)算得到ALD Al2O3里邊界缺陷態(tài)密度為1.7×1019 cm-3，且大約在高于半導(dǎo)體表面導(dǎo)帶底68 meV的位置。
　　 另外，大多數(shù)的窄帶Ⅲ-Ⅴ族半導(dǎo)體材料由于具有超高電子傳輸特性而受到廣泛的關(guān)注。通過傳統(tǒng)的電容電壓(Capacitance-Voltage，CV)以及電導(dǎo)方法已經(jīng)不能足夠準(zhǔn)確表征其MOS電容的界面

10、態(tài)特性。針對其物理特點(diǎn)，提出采用溫度相關(guān)的電容電導(dǎo)方法研究high-k/InSb以及high-k/InAs系統(tǒng)。自搭建的測試平臺(tái)能夠滿足溫度低至10 K時(shí)器件的電容電壓和電導(dǎo)電壓信號(hào)測試。通過溫度相關(guān)的CV特性變化分析獲得半導(dǎo)體表面費(fèi)米能級隨著柵電壓調(diào)制的移動(dòng)狀況。由于低溫抑制了少數(shù)載流子的過多響應(yīng)，在77 K下ALD Al2O3/InSb上測試到了類似SiO2/Si的高頻CV曲線--清晰的積累區(qū)、耗盡區(qū)以及反型區(qū)，計(jì)算出其禁帶中央的界

11、面缺陷態(tài)密度大約為4.14×1012/cm2-eV。同時(shí)，為了進(jìn)一步擴(kuò)展：Ⅲ-Ⅴ族半導(dǎo)體材料不同晶向上的研究，對ALD Al2O3/InAs(111)A和ALD Al2O3/InAs(100)也進(jìn)行了從室溫低至50 K時(shí)的CV特性研究。結(jié)果證實(shí)當(dāng)溫度為50 K時(shí)，在InAs(100)表面上費(fèi)米能級是部分釘扎的，而InAs(111)A面上卻發(fā)現(xiàn)了較陡的CV調(diào)制特性，并且通過計(jì)算得到其界面缺陷態(tài)密度大約為2.42×1012/cm2-eV。計(jì)

12、算結(jié)果表明，與ALD high-k介質(zhì)之間，InAs(111)表面上表現(xiàn)出比較好的界面特性。InAs不同晶向上的器件特性差異證實(shí)了電荷中性位置平移模型。
　　 以上工作均是有關(guān)Ⅲ-Ⅴ族NMOSFETs的系統(tǒng)研究。為了最終實(shí)現(xiàn)Ⅲ-ⅤCMOS技術(shù)，對Ⅲ-Ⅴ族PMOSFETs的研究也是同等重要的。由于大多數(shù)的Ⅲ-Ⅴ族半導(dǎo)體材料缺少優(yōu)異的空穴傳輸特性，所以目前為止只有很少有文獻(xiàn)涉及此類研究。
　　 通過Ⅲ-Ⅴ族半導(dǎo)體材料空穴傳輸

13、特性以及電荷中性位置模型分析，選擇GaSb作為Ⅲ-Ⅴ PMOSFETs的溝道材料。實(shí)驗(yàn)制備了以ALD Al2O3為柵介質(zhì)的高電流性能的GaSb PMOSFETs。當(dāng)Vgs=-4 V、Vds=-3V時(shí)，在柵長為0.75μm的MOSFETs上獲得了最大飽和電流為70 mA/mm。通過降低溫度預(yù)算的工藝優(yōu)化，有效抑制了關(guān)態(tài)電流。比較計(jì)算了各種工藝條件下的界面態(tài)缺陷密度，從界面特性的角度驗(yàn)證了工藝優(yōu)化的結(jié)果。在ALD Al2O3柵介質(zhì)研究的基礎(chǔ)

14、上，系統(tǒng)研究了以HfAlO為柵介質(zhì)的p型GaSb MOS電容結(jié)構(gòu)的CV特性。研究發(fā)現(xiàn)與Hf-first HfAlO薄膜相比，Al-first HfAlO薄膜具有較低的柵漏電流、積累區(qū)到耗盡區(qū)較陡的轉(zhuǎn)變以及積累區(qū)較小的電容頻散效應(yīng)。通過溫度相關(guān)的電導(dǎo)方法和邊界缺陷分散模型計(jì)算了四種不同工藝條件下GaSb MOS電容結(jié)構(gòu)的界面缺陷態(tài)密度Dit以及邊界缺陷態(tài)密度Nbt。發(fā)現(xiàn)淀積后退火工藝(Post Deposition Annealing，P

15、DA)工藝后的Al-firstHfAlO薄膜具有最小的Nbt，大約為4.5×1019cm-3，在GaSb價(jià)帶頂以下大概2.75eV處；無PDA工藝的Al-first HfAlO薄膜具有最小的Dit，大約為4×1012 cm-2eV-1。這些計(jì)算結(jié)果定量驗(yàn)證了HfAlO/GaSb MOS電容結(jié)構(gòu)的CV特性。另外，通過計(jì)算發(fā)現(xiàn)在HfAlO/GaSb系統(tǒng)上PDA工藝是界面質(zhì)量和柵氧介質(zhì)質(zhì)量之間的折中選擇。根據(jù)工藝條件分析了PDA削弱界面質(zhì)量的