高k柵介質(zhì)Ge基MOS器件電特性模擬及界面特性研究.pdf

1、隨著Si CMOS工藝的發(fā)展，MOS器件已進(jìn)入納米尺寸，并逐漸接近其物理極限。必須采用新型襯底材料和新型結(jié)構(gòu)來解決進(jìn)一步縮小Si基MOS器件物理尺寸所面的臨巨大挑戰(zhàn)，同時還必須需滿足CMOS集成電路低功耗高性能的要求，因此具有高遷移率和低襯低電容的GeOI MOSFET成為當(dāng)前研究的熱點(diǎn)。本文在理論研究方面，通過采用器件和工藝模擬軟件對GeOI MOSFET的電特性進(jìn)行模擬，進(jìn)而優(yōu)化其結(jié)構(gòu)；在實(shí)驗(yàn)研究方面，主要通過對高k柵介質(zhì)Ge MO

2、S電容界面進(jìn)行鈍化來改善其界面特性。
　　理論方面開展的工作包括：采用Silvaco TCAD建立模型對小尺寸高k柵GeOI MOSFETs的電特性進(jìn)行模擬，并優(yōu)化其結(jié)構(gòu)。通過對器件的短溝道效應(yīng)(SCE)、漏致勢壘降低(DIBL)效應(yīng)、開態(tài)電流(Ion)和斷態(tài)電流(Ioff)的模擬和分析來優(yōu)化溝道長度、溝道膜厚以及溝道摻雜濃度、柵極介電常數(shù)和柵氧化層厚度等物理參數(shù)。研究結(jié)果表明溝道膜厚和溝道長度應(yīng)分別取值于4-7nm和35-50n

3、m之間，溝道摻雜濃度取值應(yīng)在(5-11)×1017cm-3之間，而介電常數(shù)和EOT取值分別在15-35和0.8-1.0nm之間較為合適。
　　實(shí)驗(yàn)方面開展的工作包括：
　　1)制備了以HfTiON作為高k柵材料，TaYON、TaSiON、TaAlON、TaON分別作為鈍化層的Ge MOS電容器件，并研究了有無鈍化層以及不同鈍化層對高k柵介質(zhì)與Ge襯低形成的MOS電容的界面和電學(xué)特性的影響。實(shí)驗(yàn)結(jié)果表明淀積k柵材料之前，在Ge

4、襯底淀積一層鈍化層可以有效改善器件的界面及電性能，且相對于TaSiON、TaAlON和TaON分別作為鈍化層，TaYON作為鈍化層可獲得較低的界面態(tài)和柵極泄漏電流，能有效的改善Ge MOS的界面特性；
　　2)制備了以TaYON作為鈍化層，HfTiON作為高k柵材料的Ge MOS電容器件，并研究了 NH3和N2等離子體處理對界面特性的影響。實(shí)驗(yàn)結(jié)果表明N2和NH3等離子體處理可以有效改善器件的界面及電性能，且相對于N2，NH3等離