高κ柵介質(zhì)MOS器件電學(xué)特性的研究.pdf

1、MOS器件(Metal Oxide Semiconductor Field Effect Transistor-MOSFET)的特征尺寸已經(jīng)降到32nm以下,器件的溝道電容、工作電壓、漏極電流和物理尺度不斷縮小,器件性能不斷得到提升一更高的工作速度、更低的功耗、更小的體積。為了保持以往較高的電流驅(qū)動能力和實現(xiàn)更小的延遲,必須減薄柵氧化層的厚度。但是減薄的柵氧化層帶來了急劇增加的柵極漏電流(gate-leakage current)。 <

2、br>　　 為了擁有優(yōu)異的MOS器件性能同時要抑制柵極漏電流增加,需要用新型高介電常數(shù)(high-κ)的材料取代傳統(tǒng)的柵介質(zhì)材料Si02。
　　 多數(shù)高κ材料并不能很好地與硅襯底和多晶硅兼容。高κ材料本身的物理特性引起了如柵極漏電流、熱穩(wěn)定性、電子陷阱等可靠性問題,MOS器件性能退化。本文主要研究了高κ材料的物理特性和幾種高κ柵MOS器件的電學(xué)特性,如柵極漏電流、電容-電壓特性(capacitance-voltage char

3、acteristics)、邊緣電場效應(yīng)。
　　 本文從理論分析和器件模擬兩方面對高κ柵的電學(xué)特性進行研究。討論了直接隧穿,F-N隧穿,熱電子發(fā)射等漏電流機制。在ISE-TCAD平臺上對幾種漏電流情況進行了模擬分析,高κ柵的漏電機制區(qū)別于傳統(tǒng)SiO2柵的漏電機制,在高κ柵介質(zhì)中F-N隧穿和熱電子發(fā)射占主導(dǎo)地位。
　　 高κ材料與硅襯底之間的界面陷阱和高κ材料體內(nèi)的陷阱被證實是引起MOS器件性能退化的首要因素。模擬分析了不

4、同能量和不同類型的陷阱對MOS器件電容電壓特性的影響。陷阱的俘獲載流子和釋放載載流子過程會增加電容量,另一方面陷阱俘獲載流子之后會影響MOS器件的平帶電壓,所以陷阱對電容電壓特性的影響是二維的。
　　 高κ柵的應(yīng)用增加了柵氧化層的物理厚度,由此產(chǎn)生的邊緣電場效應(yīng)隨著κ值的增大而顯著。本文從電子學(xué)的角度對邊緣電場效應(yīng)進行原理分析,利用ISE-TCAD模擬邊緣電場效應(yīng)對閾值電壓Vth和亞閾擺幅S的影響。并且首次分析了源極和漏極形狀對