FDTD算法的FPGA實(shí)現(xiàn).pdf

1、FDTD算法即時(shí)域有限差分算法如今被廣泛地應(yīng)用在電磁分析領(lǐng)域,它是求解Maxwell微分方程的直接時(shí)域方法,通過(guò)對(duì)電場(chǎng)量、磁場(chǎng)量在空間和時(shí)間上采取交替抽樣的離散方式,將麥克斯韋方程組的微分形式進(jìn)行差分離散化,將傳播區(qū)域劃分成一個(gè)個(gè)的網(wǎng)格,通過(guò)空間域上網(wǎng)格點(diǎn)之間的反復(fù)迭代,時(shí)間域上的不斷更新來(lái)達(dá)到數(shù)值計(jì)算的目的,也可以模擬波的傳播過(guò)程。但是在計(jì)算過(guò)程中,由于當(dāng)計(jì)算區(qū)域較大,即空間差分產(chǎn)生較多網(wǎng)格時(shí),需要耗費(fèi)大量的計(jì)算資源與時(shí)間,用軟件執(zhí)行

2、的話,計(jì)算效率不是很理想。FPGA的發(fā)展為解決這類大規(guī)模計(jì)算問(wèn)題提供了一種新途徑。FDTD計(jì)算的特點(diǎn)是在固定的一個(gè)空間網(wǎng)格中進(jìn)行重復(fù)的算術(shù)運(yùn)算,數(shù)據(jù)流規(guī)則,控制流較為簡(jiǎn)單,因此可利用FPGA可編程的特點(diǎn),設(shè)計(jì)專門的算術(shù)運(yùn)算電路,實(shí)現(xiàn)FDTD的計(jì)算。一塊FPGA芯片可同時(shí)實(shí)現(xiàn)多個(gè)乘法器、加法器,輕易實(shí)現(xiàn)并行運(yùn)算。這樣針對(duì)FDTD算法專門設(shè)計(jì)的運(yùn)算電路,可大大提高計(jì)算速度。
　　 本文以FDTD算法的二維形式為例,用Verilog

3、HDL語(yǔ)言實(shí)現(xiàn)FDTD算法,在硬件設(shè)計(jì)中加入了流水線技術(shù)和并行計(jì)算用來(lái)加快算法運(yùn)行速度,并用雙端口RAM作為數(shù)據(jù)儲(chǔ)存器,提高了數(shù)據(jù)的讀寫速度。設(shè)計(jì)中采用的數(shù)據(jù)格式是符合IEEE-754標(biāo)準(zhǔn)的32位單精度浮點(diǎn)數(shù),保證了計(jì)算的精度要求。設(shè)計(jì)的目標(biāo)芯片是Altera公司CycloneⅢ系列中的EP3C55F484C6。在進(jìn)行二維情形模擬時(shí),網(wǎng)格的大小設(shè)定為60×60,在中心位置添加一個(gè)高斯脈沖作為激勵(lì)源,經(jīng)過(guò)60個(gè)時(shí)間步的計(jì)算后,用Model