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文檔簡介
1、信息技術(shù)的高速發(fā)展,帶來了大量繁雜數(shù)據(jù),這些數(shù)據(jù)的處理要求高精度、低時延以及低消耗。傳統(tǒng)的數(shù)據(jù)處理方法面臨一定程度的挑戰(zhàn),而CORDIC(Coordinate Rotational Digital Computer,坐標(biāo)旋轉(zhuǎn)數(shù)字計(jì)算機(jī))算法可以把復(fù)雜的超越函數(shù)、矩陣、數(shù)字信號處理函數(shù)轉(zhuǎn)化為簡單的移位和加減運(yùn)算,不僅大大加快了數(shù)據(jù)處理的速度,減少了硬件資源的消耗,同時硬件設(shè)計(jì)也簡單易行。
本文著重分析了SF(Scaling-Fr
2、ee,無縮放因子)CORDIC算法,通過分析該算法及其改進(jìn)的版本在精度、時延、硬件資源使用等方面的表現(xiàn),發(fā)現(xiàn)現(xiàn)有SFCORDIC算法其收斂域較小、時延較大以及占用硬件面積較大。針對以上問題,本文提出了兩種改進(jìn)方法:
提出了一種新的全局收斂的解決方案。此方案首先將收斂域擴(kuò)大到一定程度,然后采用新的區(qū)域覆蓋技術(shù)將可處理角度范圍覆蓋到全局,使算法在全部象限內(nèi)的角度均收斂,且不增加縮放因子。由不在原收斂域的角度迭代造成的誤差,通過加入
3、角度校正單元進(jìn)行校正。對改進(jìn)方案在精度、時延、硬件資源等方面進(jìn)行分析。
提出了一種新的部分并行降位迭代的解決方案。此方案進(jìn)一步化簡后半部分的迭代公式,將其轉(zhuǎn)化為可并行執(zhí)行的形式,同時降低后半部分中參與實(shí)際移位加減操作數(shù)的數(shù)據(jù)位數(shù),并采用三輸入加法樹完成并行加法。對改進(jìn)方案在精度、時延和硬件資源等方面進(jìn)行分析。
最后,在算法實(shí)現(xiàn)的結(jié)構(gòu)上進(jìn)行了部分優(yōu)化,使算法能夠達(dá)到最好的效果,并在FPGA平臺上實(shí)現(xiàn)了所提出的方案及其結(jié)
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