基于CORDIC算法的高速DDS的ASIC設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著現(xiàn)代通信技術(shù)的飛速發(fā)展,對(duì)作為核心部件的頻率合成器的性能指標(biāo)提出了越來越高的要求,而直接數(shù)字頻率合成(DDS)器具有輸出信號(hào)穩(wěn)定、分辨率高、相位連續(xù)以及可控制性好已成為了一種現(xiàn)代新型的頻率合成器。它是近幾年發(fā)展起來的一種全數(shù)字化頻率合成新技術(shù),通常由相位累加器、波形存儲(chǔ)ROM、數(shù)模轉(zhuǎn)換器和低通濾波器構(gòu)成,已在現(xiàn)在電子技術(shù)中廣泛應(yīng)用。
　　 DDS技術(shù)的關(guān)鍵是相-幅轉(zhuǎn)換結(jié)構(gòu),傳統(tǒng)的方法主要是采用ROM查找表法。由于受ROM容量

2、的限制,其性能的提高是很有限的,隨著集成電路工藝的發(fā)展,實(shí)時(shí)計(jì)算速度也在不斷提高,因此用實(shí)時(shí)計(jì)算方法-坐標(biāo)旋轉(zhuǎn)計(jì)算機(jī)(CORDIC)算法代替對(duì)ROM的查表在實(shí)際應(yīng)用當(dāng)中是可行的。
　　 本論文首先討論了傳統(tǒng)直接頻率合成器的工作原理和結(jié)構(gòu),并分析了CORDIC算法及實(shí)現(xiàn)結(jié)構(gòu),并用硬件描述語言(Verilog)對(duì)DDS中的相位累加器、調(diào)幅乘法器、簡(jiǎn)易微控制器以及CORIDC結(jié)構(gòu)進(jìn)行了前端RTL代碼的設(shè)計(jì),并在Altera公司的Cyc

3、lone系列FPGA上進(jìn)行原型驗(yàn)證,采用Quartus2、Modelsim和Debussy進(jìn)行了功能仿真。最后根據(jù)ASIC設(shè)計(jì)流程,采用TSMC0.18μmlP6M的數(shù)字標(biāo)準(zhǔn)單元庫進(jìn)行設(shè)計(jì),用Synopsys DC綜合工具將DDS的前端RTL代碼綜合成門級(jí)網(wǎng)表,用Primetime工具進(jìn)行靜態(tài)時(shí)序分析,并用自動(dòng)布局布線工具Astro后端版圖的物理實(shí)現(xiàn)工作,最后用版圖驗(yàn)證工具Calibre進(jìn)行DRC/LVS工作。
　　 所設(shè)計(jì)的D

4、DS電路具有以下特點(diǎn):
　　 1.頻率控制字為32位,相位控制字為16位,幅度控制字為16位,頻率分辨率為0.05Hz,相位分辨力為2π/216,而且可與片外MCU進(jìn)行通信來實(shí)現(xiàn)信號(hào)的頻率、相位、幅度的調(diào)節(jié)。
　　 2.在TSMC0.18μm工藝下,RTL前端代碼綜合出來的DDS電路構(gòu)能夠在200MHz的時(shí)鐘頻率下工作。
　　 3.由于沒有查找表ROM的存在,在版圖實(shí)現(xiàn)中,不用考慮數(shù)模混合的問題,使DDS結(jié)構(gòu)具有