LPDDR4高速并行總線的信號完整性分析.pdf

1、隨著LPDDR（Low Power Double Data Rate）高速并行總線技術的快速發(fā)展，其工作頻率不斷上升，供電電壓不斷降低，使信號完整性問題成為產品設計中首要解決的問題。相比LPDDR3技術而言，LPDDR4技術使用更高的工作速率，更低的供電電壓，其對信號完整性的影響更大。
　　本論文以最新的LPDDR4高速并行總線為背景，通過仿真的方法對高速電路設計中的信號完整性問題進行了研究。首先，從高速電路設計基礎理論入手，介紹

2、了傳輸線理論、信號完整性理論、電源完整性理論、信號仿真分析原理，從而為后面LPDDR4布局布線前因素仿真分析和布局布線后仿真驗證分析奠定理論基礎。然后，以此為理論指導，對傳輸線進行建模，求解得到RLGC模型文件，并以此模型文件為主，以spice仿真程序的形式搭建電路仿真模型，從DMI線、線長、線間距、信號頻率、端接阻抗匹配以及終端負載大小等方面對LPDDR4高速并行總線展開布局布線前的因素仿真分析，為后面的LPDDR4實際布局布線提供一

3、般性指導建議。
　　最后通過實例，利用信號電源協(xié)同仿真技術對 LPDDR4布局布線進行驗證仿真分析，包括信號模型及電源配送網絡模型S參數(shù)的提取，spice語言形式的信號電源協(xié)同仿真電路模型的建立，以及最后的仿真結果分析。并從改善電源配送網絡和在信號線周圍增加地保護線的角度對LPDDR4布局布線進行優(yōu)化設計與仿真分析。另外，本論文通過與普通的信號仿真方法對比，體現(xiàn)出信號電源協(xié)同仿真技術的優(yōu)勢。利用此技術可以更加精確地模擬出產品在實際