高壓碳化硅VDMOS器件的設計優(yōu)化與實驗研究.pdf

1、碳化硅垂直雙擴散金屬-氧化物-半導體場效應晶體管(Silicon Carbide Vertical Double-diffusion Metal-Oxide-Semiconductor Field-Effect Transistor, SiC VDMOSFET,簡寫為 SiC VDMOS)是以寬禁帶半導體材料碳化硅制造的新一代功率器件。碳化硅的大禁帶寬度、高臨界擊穿電場、高熱導率和高電子飽和漂移速度使其在大功率、高溫、高頻的電力電子領域

2、有非常廣闊的應用前景。目前國外已有成熟的商業(yè)化 SiC功率器件,然而國內(nèi)該領域還處于初級研發(fā)階段。本文立足國內(nèi)科研單位實際條件,研究高壓4H-SiC VDMOS器件的靜態(tài)特性,優(yōu)化器件結構,研究關鍵工藝,以期為國內(nèi)研究提供參考。
　　本文通過計算機數(shù)值仿真,研究高壓4H-SiC VDMOS元胞結構參數(shù)對導通特性和阻斷特性的影響,如JFET區(qū)寬度、溝道長度、柵氧化層厚度和Pbase區(qū)摻雜分布。優(yōu)化元胞結構后,進行了場限環(huán)(Field

3、 Limiting Ring,FLR)和結終端擴展(Junction Termination Extension,JTE)結終端結構研究。首先在傳統(tǒng)場限環(huán)結構基礎上提出了一種緩變環(huán)間距的場限環(huán)(Linearly Graded Field Limiting Ring, LG-FLR)終端結構,通過緩變增大的環(huán)間距調(diào)制終端有效橫向摻雜濃度,實現(xiàn)了電場的平滑分布和電勢的均勻降落,獲得了89％的終端效率,減小了終端面積。其次研究了能夠增大工藝容

4、差的刻蝕型 JTE結終端結構。由于和 Pbase區(qū)同時注入形成的高摻雜劑量 JTE會導致器件的提前擊穿,因此采用刻蝕的方式降低其有效劑量,實現(xiàn)了高于FLR的終端效率。
　　針對高壓4H-SiC VDMOS器件制造工藝的特點,本文重點研究了高溫離子注入工藝和溝道自對準工藝。二次離子質(zhì)譜測試結果表明,借助SRIM/TRIM仿真軟件設計的離子注入能量和劑量得到了預期的 Pbase區(qū)、N+源區(qū)和 P+區(qū)摻雜濃度分布。另外,為實現(xiàn)無光刻誤差