系統(tǒng)級封裝的電源完整性分析和電磁干擾研究.pdf

1、隨著人們對電子產(chǎn)品需求的不斷增大，微電子封裝正向小型化、高速、高密度和系統(tǒng)化的方向發(fā)展，系統(tǒng)級封裝(System-in-Package，SiP)技術(shù)在集成電路產(chǎn)品中扮演著越來越重要的角色。在電子系統(tǒng)高速、高密度、高功耗、低電壓和大電流的發(fā)展趨勢下，電源完整性(Power Integrity，PI)分析對新產(chǎn)品的成敗起到關(guān)鍵性的作用。系統(tǒng)級封裝中的電源分布網(wǎng)絡(luò)(Power Delivery Network，PDN)設(shè)計(jì)和電源完整性研究的挑

2、戰(zhàn)日益嚴(yán)峻。
　　 本論文系統(tǒng)研究了系統(tǒng)級封裝的電源完整性分析，電源分布網(wǎng)絡(luò)設(shè)計(jì)以及三維混合芯片堆疊引起的近場耦合問題。對封裝級PDN結(jié)構(gòu)設(shè)計(jì)，寬頻帶、高隔離深度的噪聲隔離抑制技術(shù)以及新型混合芯片三維堆疊屏蔽結(jié)構(gòu)進(jìn)行了重點(diǎn)研究上。論文的豐要內(nèi)容和研究成果如下：
　　 1)在總結(jié)和消化前人研究成果的基礎(chǔ)上，首先從PDN的噪聲源和PDN設(shè)計(jì)的作用出發(fā)，闡述了PDN各個(gè)組成部分的特性和相關(guān)技術(shù)問題。針對系統(tǒng)級PDN設(shè)計(jì)，總結(jié)了

3、目標(biāo)阻抗設(shè)計(jì)方法的新解釋：考慮到芯片工作電流隨時(shí)間變化時(shí)，可使用自適應(yīng)目標(biāo)阻抗方法；多芯片系統(tǒng)目標(biāo)阻抗設(shè)計(jì)方法還需考慮芯片間噪聲耦合等方面。從基本原理上說明了電源完整性與信號完整性(Signal Integrity，SI)、電磁干擾(Electromagnetic Interference，EMI)以及制造工藝的關(guān)系。針對封裝設(shè)計(jì)，尤其三維混合芯片堆疊封裝，提出了PI與SI、EMI以及制造工藝協(xié)同設(shè)計(jì)的思路，并應(yīng)用到高密度、大功耗專用集

4、成芯片的低成本封裝設(shè)計(jì)和三維混合芯片堆疊屏蔽設(shè)計(jì)中。
　　 2)針對高密度、大功耗數(shù)字電路或高速數(shù)字電路中的瞬態(tài)開關(guān)噪聲(SimultaneousSwitching Noise，SSN)抑制問題，研究了封裝級電源分布網(wǎng)絡(luò)的低阻抗設(shè)計(jì)。首先從諧振腔模型法入手分析了電源/地平面諧振特性和降低輸入阻抗的方法。通過電路建模和電磁場模型仿真，討論了封裝級連接線對電源波動(dòng)的影響。對典型的連接線結(jié)構(gòu)建立等效電路圖，并結(jié)合電磁場方法分段擬合提取

5、電路參數(shù)，指出降低連接線電感的具體設(shè)計(jì)方法。并將低阻抗PDN的設(shè)計(jì)方法應(yīng)用到實(shí)際的封裝設(shè)計(jì)中。
　　 3)系統(tǒng)級封裝中芯片間的噪聲抑制是封裝級PDN設(shè)計(jì)的另一個(gè)重點(diǎn)。為了解決噪聲在PDN中的傳導(dǎo)性耦合問題，木論文提出了新型π型低通濾波器結(jié)構(gòu)，并建立了相應(yīng)的電路模型。新型結(jié)構(gòu)具有結(jié)構(gòu)簡單、成本低，抑制頻帶寬，與現(xiàn)有制造工藝兼容等特點(diǎn)，非常適用于系統(tǒng)級的PDN設(shè)計(jì)。將新型π型濾波器結(jié)構(gòu)用于高速多芯片PDN設(shè)計(jì)中，實(shí)現(xiàn)了相同供電系統(tǒng)0

6、.3GHz到10GHz寬頻內(nèi)低于-40dB的噪聲隔離深度，不同供電系統(tǒng)DC到10GHz的寬頻內(nèi)能夠達(dá)低于-70dB的噪聲隔離深度。PDN作為信號線的回流路徑時(shí)，任何不連續(xù)點(diǎn)都能直接造成傳輸線的阻抗不匹配，影響信號的傳輸質(zhì)量。本論文將新型π型低通濾波器和回流過孔用于封裝PDN設(shè)計(jì)，為傳輸線提供很好的低噪聲回路。
　　 4)除了由PDN諧振引起基板邊緣輻射帶來的EMI問題外，三維混合芯片堆疊封裝的近場干擾問題也很嚴(yán)重。本論文的EMI

7、問題特指混合芯片堆疊封裝的近場電感性耦合問題。將晶體管間的電流回路等效成電流環(huán)，定性的分析了混合芯片間或者噪聲源芯片與鍵合線間的近場耦合。并提出了一種新型三維屏蔽堆疊結(jié)構(gòu)用于近場電感性噪聲的屏蔽。新型三維屏蔽結(jié)構(gòu)在有限封裝空間內(nèi)具有很好的噪聲屏蔽效果和一定的熱傳導(dǎo)作用，以及制造工藝與現(xiàn)有工藝兼容的特點(diǎn)。另外，敏感芯片放置可在芯片堆疊的底層，有效的減小了敏感芯片的鍵合線長度，提高信號線的傳輸質(zhì)量。新型三維屏蔽堆疊結(jié)構(gòu)的屏蔽效能可達(dá)150d