可編程邏輯器件的可測(cè)性設(shè)計(jì)與驗(yàn)證平臺(tái)的搭建.pdf

1、隨著電路設(shè)計(jì)和加工技術(shù)的快速發(fā)展,電子系統(tǒng)變得越來越復(fù)雜,這就給電子系統(tǒng)可測(cè)性設(shè)計(jì)提出了更高的要求;同時(shí),在設(shè)計(jì)電路系統(tǒng)時(shí),越來越多的設(shè)計(jì)中使用FPGA和CPLD等可編程邏輯器件用以實(shí)現(xiàn)快速開發(fā),而目前的可測(cè)性設(shè)計(jì)方法并沒有對(duì)這類可編程邏輯器件中邏輯代碼作專門考慮。基于上述現(xiàn)狀,本文將描述一種基于代碼插樁技術(shù)和多信號(hào)模型技術(shù)的可測(cè)性設(shè)計(jì)方法用以針對(duì)于可編程邏輯器件中邏輯代碼。同時(shí),目前沒有用于驗(yàn)證該可測(cè)性設(shè)計(jì)方法的硬件平臺(tái),因此本課題設(shè)

2、計(jì)了一塊 PCI數(shù)據(jù)采集卡用以驗(yàn)證該可測(cè)性設(shè)計(jì)方法的可行性。本文主要完成以下工作:
　　首先,PCI數(shù)據(jù)采集卡的設(shè)計(jì)與實(shí)現(xiàn)。本課題設(shè)計(jì)了一塊基于PCI總線接口硬件總體指標(biāo)為雙通道、12位采集速率為10MSps的數(shù)據(jù)采集卡,用于驗(yàn)證課題所提出的可測(cè)性設(shè)計(jì)方法。文章闡述了數(shù)據(jù)采集卡的設(shè)計(jì)方案,包括通過對(duì)數(shù)據(jù)傳輸方案分析完成 FPGA和 CPLD中硬件邏輯代碼的設(shè)計(jì)與實(shí)現(xiàn)、利用 PLX_SDK實(shí)現(xiàn)數(shù)據(jù)采集卡上層軟件。
　　其次,代

3、碼插樁技術(shù)和多信號(hào)模型技術(shù)聯(lián)合可測(cè)性設(shè)計(jì)方法的實(shí)現(xiàn)。針對(duì)于可編程邏輯器件中邏輯代碼,利用代碼插樁技術(shù)對(duì)其進(jìn)行插樁,拋出故障信息,實(shí)現(xiàn)對(duì)邏輯代碼故障診斷和定位;利用多信號(hào)模型技術(shù)對(duì)故障信息建模,優(yōu)化插樁點(diǎn),完成對(duì)可編程邏輯器件中邏輯代碼的可測(cè)性設(shè)計(jì)。
　　最后,采集卡和可測(cè)性設(shè)計(jì)方法的實(shí)驗(yàn)驗(yàn)證。文章最后用課題設(shè)計(jì)的 PCI數(shù)據(jù)采集卡進(jìn)行了實(shí)例采集,驗(yàn)證其數(shù)據(jù)采集功能;并將課題研究的可測(cè)性設(shè)計(jì)方法應(yīng)用于PCI數(shù)據(jù)采集卡,驗(yàn)證其可行性。