基于丟失物缺陷的開路關鍵面積減小方法研究.pdf

1、集成電路發(fā)展規(guī)模的不斷擴大以及各個元器件尺寸的不斷縮小,使得如何保持和改進集成電路的制造成品率成為優(yōu)化集成電路設計、改進生產(chǎn)工藝的熱門問題。成品率設計已經(jīng)成為解決集成電路的可制造性問題和成品率問題的關鍵方法,因此為了降低由丟失物缺陷引起的成品率損失,減少由丟失物缺陷產(chǎn)生的開路關鍵面積和選取版圖優(yōu)化過程中待優(yōu)化的線網(wǎng)成為一個重要課題。
　　本文提出了基于產(chǎn)生開路關鍵面積區(qū)域的開路優(yōu)化算法和并將該算法與開路靈敏度模型相結合共同實現(xiàn)版圖

2、線網(wǎng)的開路優(yōu)化。全文首先分析了集成電路制造工藝過程中出現(xiàn)的隨機缺陷的類型以及數(shù)學形態(tài)學的基本算法,然后對隨機缺陷產(chǎn)生的關鍵面積區(qū)域進行特征表述并提出開路優(yōu)化算法,最后對現(xiàn)有的開路靈敏度模型進行研究,對比現(xiàn)有的開路靈敏度模型在開路優(yōu)化過程中的影響,并將靈敏度模型與開路優(yōu)化算法相結合來實現(xiàn)集成電路的版圖優(yōu)化。
　　通過減小開路關鍵面積來實現(xiàn)版圖優(yōu)化是實現(xiàn)集成電路成品率提高的一種非常有效的途徑。本文提出的開路優(yōu)化算法是建立在開路關鍵面積