高密度芯片封裝基板結(jié)構(gòu)與設(shè)計(jì).pdf

1、高密度芯片封裝基板優(yōu)化設(shè)計(jì)是現(xiàn)代集成電路工藝發(fā)展的主要方向之一。布線密度加大、板層數(shù)加多、高頻特性帶來(lái)的信號(hào)完整性問(wèn)題以及高功耗帶來(lái)的電源完整性問(wèn)題是高密度芯片封裝基板設(shè)計(jì)要考慮的主要因素。因此，基本設(shè)計(jì)的好壞直接決定產(chǎn)品設(shè)計(jì)的質(zhì)量，基板一次成功設(shè)計(jì)可以大大縮減產(chǎn)品的設(shè)計(jì)周期。
　　 論文對(duì)高密度封裝基板的設(shè)計(jì)問(wèn)題進(jìn)行了研究，主要內(nèi)容包括:(1)深入了解了高密度封裝基板的結(jié)構(gòu)、設(shè)計(jì)技巧及生產(chǎn)工藝。(2)分析了高速電路的傳輸線理論

2、，并以此為基礎(chǔ)討論了反射、串?dāng)_現(xiàn)象的起因;分析了電源完整性，并以此為基礎(chǔ)討論了目標(biāo)阻抗及同步開(kāi)關(guān)噪聲;分析了工程上常用的解決辦法及其適用范圍，為高密度封裝基板設(shè)計(jì)提供理論依據(jù)。(3)基于Cadence公司的APD設(shè)計(jì)軟件，根據(jù)設(shè)計(jì)參數(shù)，對(duì)基板的信號(hào)分配進(jìn)行最佳規(guī)劃，對(duì)信號(hào)進(jìn)行分割處理，利用Valor軟件進(jìn)行DFM分析，確?；逶谏a(chǎn)及裝配中無(wú)設(shè)計(jì)問(wèn)題，保證生產(chǎn)的可靠性。(4)根據(jù)設(shè)計(jì)要求，查詢PCIE3.0，GDDR5總線參數(shù)，運(yùn)用Ca

3、dence及Ansoft軟件進(jìn)行電源完整性分析及信號(hào)完整性分析，并驗(yàn)證了基板上最小的線間距Memory走線串?dāng)_，滿足設(shè)計(jì)要求。設(shè)計(jì)中的創(chuàng)新點(diǎn)為:1.在設(shè)計(jì)流程的優(yōu)化方面，創(chuàng)新利用Viapattern模式進(jìn)行設(shè)計(jì)，模塊化設(shè)計(jì)能縮短設(shè)計(jì)時(shí)間，同時(shí)提高設(shè)計(jì)的規(guī)范度。2.在解決電源完整性方面，提出了立體嵌入式電容解決方案，解決了大電流的芯片目標(biāo)阻抗設(shè)計(jì)難題。3.在解決信號(hào)完整性方面，發(fā)現(xiàn)并仿真驗(yàn)證通過(guò)VoidPCIE的Ballpad鄰近的參考層

4、的做法，能有效減少信號(hào)線的電容寄生參數(shù)，改善信號(hào)質(zhì)量。
　　 論文以顯卡設(shè)計(jì)為例，在設(shè)計(jì)中總結(jié)出科學(xué)的設(shè)計(jì)流程，設(shè)計(jì)技巧，對(duì)其他高密度封裝基板設(shè)計(jì)有借鑒意義。同時(shí)為了進(jìn)一步驗(yàn)證所提出來(lái)的電源和信號(hào)完整性的解決方案的有效果性，通過(guò)仿真對(duì)設(shè)計(jì)進(jìn)行對(duì)比驗(yàn)證，仿真結(jié)果顯示添加立體式嵌入式電容解能夠降低87MHZ到1GHZ之間的電源阻抗，使基板的電源目標(biāo)阻抗達(dá)到了1.165mohm，最終滿足芯片規(guī)范;VoidPCIE的Ballpad鄰近的