高壓功率集成電路中的LDMOS的設(shè)計研究.pdf

1、高壓功率集成電路的設(shè)計與制造因其具有一定的高技術(shù)難度而極具挑戰(zhàn)性.其中的關(guān)鍵之一是功率HVLDMOS的相容工藝設(shè)計.由于LDMOS的電極均位于芯片表面,易于通過內(nèi)部連接實現(xiàn)與低壓信號電路及其它器件的單片集成,它的結(jié)構(gòu)設(shè)計的正確與否將會影響到整個功率集成電路的性能.本文首先研究了LDMOS的工作特點以及在進行結(jié)構(gòu)設(shè)計中采用的兩種終端技術(shù)-場板技術(shù)和RESURF技術(shù);闡述了器件模擬和工藝模擬的基本知識并且介紹了本文主要運用的設(shè)計工具-器件模

2、擬軟件MEDICI.完成了外延結(jié)構(gòu)LDMOS的擊穿電壓和導(dǎo)通電阻的優(yōu)化設(shè)計,性能指標可望達到高壓功率集成電路的要求;提出了一種改進的單晶結(jié)構(gòu)LDMOS,作者通過器件模擬軟件MEDICI仿真分析了P型反型層與漏端間距L<,p>對器件耐壓的影響,并給出了相應(yīng)物理意義上的分析,結(jié)果表明,L<,p>對器件耐壓的影響很明顯;完成了外延結(jié)構(gòu)LDMOS的工藝設(shè)計,并給出了其工藝流程;系統(tǒng)地研究了LDMOS一些重要電學(xué)參數(shù)的高溫特性,得到的一些對于HV