基于片上時(shí)序監(jiān)測(cè)的動(dòng)態(tài)電壓頻率調(diào)節(jié)系統(tǒng)設(shè)計(jì).pdf

1、隨著集成電路的發(fā)展和人們對(duì)智能手持移動(dòng)設(shè)備需求的不斷提高，功耗已經(jīng)成為了系統(tǒng)芯片(SystemonaChip，SoC)設(shè)計(jì)中的一項(xiàng)重要指標(biāo)。特別是在先進(jìn)工藝下的為了應(yīng)對(duì)工藝、電壓、溫度因素的變化，傳統(tǒng)低功耗設(shè)計(jì)會(huì)保留一個(gè)較為保守的時(shí)序裕量以保證系統(tǒng)正確工作，這一時(shí)序裕量的存在導(dǎo)致了功耗的浪費(fèi)。本文通過(guò)采用基于片上時(shí)序監(jiān)測(cè)的動(dòng)態(tài)電壓頻率調(diào)節(jié)(DynamicVoltageFrequencyScaling，DVFS)技術(shù)來(lái)減小這一時(shí)序裕量降低

2、系統(tǒng)的功耗。
　　首先，本文針對(duì)片上時(shí)序監(jiān)測(cè)DVFS機(jī)制完成了一種雙采樣結(jié)構(gòu)的片上時(shí)序監(jiān)測(cè)單元的設(shè)計(jì)。其次，為了實(shí)現(xiàn)對(duì)不同電壓和頻率下時(shí)序的有效監(jiān)測(cè)，本文采用了一種可調(diào)結(jié)構(gòu)的復(fù)制關(guān)鍵路徑，其時(shí)序的設(shè)置比系統(tǒng)原始關(guān)鍵路徑更為嚴(yán)苛。利用所設(shè)計(jì)的監(jiān)測(cè)單元對(duì)復(fù)制關(guān)鍵路徑進(jìn)行時(shí)序監(jiān)測(cè)。在此基礎(chǔ)上還設(shè)計(jì)完成了時(shí)序預(yù)警統(tǒng)計(jì)電路以及相應(yīng)的電壓頻率調(diào)節(jié)模塊。之后將整套技術(shù)用在基于32位UnicoreCPU內(nèi)核的SoC平臺(tái)上，并利用TSMC65nmC

3、MOS工藝完成了版圖設(shè)計(jì)。最后搭建了針對(duì)該設(shè)計(jì)的HSIM仿真平臺(tái)，利用該平臺(tái)完成了對(duì)本文中設(shè)計(jì)的后仿真。
　　通過(guò)對(duì)不同環(huán)境下進(jìn)行仿真確定了系統(tǒng)能夠根據(jù)工藝、電壓、溫度的不同自適應(yīng)地調(diào)節(jié)工作電壓。通過(guò)仿真得知，本文在不同工藝角、不同溫度下，相比于恒定1.2V電壓供電方式最多可降低42.22％的功耗;相比于傳統(tǒng)DVFS方式，最多可降低13.55％的功耗;在額定頻率600MHz下，本文通過(guò)自適應(yīng)電壓調(diào)節(jié)可降低17.09％的功耗。同時(shí)，