基于ODB++的印刷電路板信號完整性審查的研究.pdf

1、隨著CMOS溝道寬度繼續(xù)變窄，在單芯片上集成的晶體管數(shù)量每兩到三年就增加一倍，電路設(shè)計的密度和速度不斷提高，使得高速電路系統(tǒng)設(shè)計的難度大大增加，這樣就使得信號完整性在高速電路設(shè)計中的重要性凸顯出來。
　　傳統(tǒng)的電路設(shè)計主要依靠工程師的設(shè)計經(jīng)驗與電路中使用的器件說明為指導(dǎo)進(jìn)行設(shè)計與驗證，與之不同的是，當(dāng)代高速電路設(shè)計需要依靠EDA仿真工具，才能驗證設(shè)計的正確性與準(zhǔn)確性。用于信號完整性仿真的各EDA軟件需要使用者具有深厚的信號完整性知

2、識和電路設(shè)計理論基礎(chǔ)，且絕大多數(shù)仿真軟件仿真時間過長，不能適應(yīng)現(xiàn)代電路產(chǎn)品快速設(shè)計的要求。另外，目前的信號完整性仿真軟件針對不同電路板上出現(xiàn)的相同問題，每次仿真時均需要重新進(jìn)行參數(shù)的設(shè)置，不利于工程師間在仿真分析方面的方案傳承與共享。為了使具有電路設(shè)計能力但信號完整性知識欠缺的電子電路工程師都能使用EDA軟件進(jìn)行電路的信號完整性的審查，并且盡量減少信號完整性審查時間，就需要開發(fā)一款使用簡單，審查耗時少的且支持不同PCB設(shè)計軟件的信號完整

3、性審查工具。針對以上問題及需求，本文設(shè)計了基于ODB++（Open Data Base）的印刷電路板（PCB）信號完整性審查的EDA軟件－PLV(PCB Layout Verify)。
　　本文通過對目前各主流 EDA軟件 PCB輸出文件格式的分析，介紹了通過ODB++格式文件作為PLV軟件顯示PCB的方法，并通過ODB++中PCB文件數(shù)據(jù)格式的分析，驗證了基于PCB圖形化信息進(jìn)行信號完整性審查的可行性，并著重通過與業(yè)界標(biāo)準(zhǔn)性仿真

4、軟件HFSS(High Frequency Simulation Software)進(jìn)行仿真結(jié)果的對比，驗證了本文提出的圖形化審查的精度。最后重點介紹基于Python腳本語言的審查規(guī)則可定制的實現(xiàn)方法。
　　本文實現(xiàn)的信號完整性審查的方法的優(yōu)點與創(chuàng)新點是：1.由于信號完整性審查規(guī)則可由工程師自己編寫，且編寫方式簡單易學(xué)，解決了PLV在信號完整性上入門難的問題。每個工程師都可以輕松上手，且編寫的審查規(guī)則可以供其他工程師使用，使得信號

5、完整性審查規(guī)則和方法得到很好的共享和繼承。2.PLV軟件具有將各EDA設(shè)計軟件均支持輸出的ODB++文件導(dǎo)入的功能，這樣使得PLV能夠支持工程師使用不同的EDA設(shè)計軟件，滿足了實際中工程師使用的EDA軟件多樣性問題。3.PLV軟件對信號完整性的審查功能基于SI經(jīng)驗規(guī)則和理論，具體使用計算公式來進(jìn)行審查，審查時間極少，解決了傳統(tǒng)信號完整性仿真軟件大量耗時的問題。
　　通過以上分析，基于 ODB++的 PCB信號完整性審查規(guī)則可制定的